JPS59141898A - 時分割スイツチング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、時分割スイッチング装置であって、ビットに
細分されるビット列を伝送するために構成した人伝送チ
゛ヤンネル及び出伝送チャンネルに接続され、所定の人
伝法チャンネルから少なくとも１個の共通ラインを介し
て所定の出伝送チャンネルへビットを時分割多重伝送す
るため時分割スイッチング段を備える時分割スイッチン
グ装置に関する。

かかる時分割スイッチング装置は一般に既知である。時
分割スイッチング装置を衛星に搭載して使用する場合の
如く、使用できるスペースがきわめて小さく、かつ消散
損を低くすることが要求される環境に対しては、時分割
スイッチング装置を高密度構成にすることが特に重要で
ある。必要なチップ総表面積は単一チップ上に実現でき
る場合の総表面積より大きくなるから、時分割スイッチ
ング装置は多数のチップ上に配設する必要がある６従っ
て、時分割スイッチング装置が高密度化できるかどうか
という問題に対しては通常、チップ総表面積自体よりチ
ップ当りの接続ビンの個数の方が重要である。高密度化
に対する他の要因は時分割スイッチング装置を構成する
チップの形式の種別が多いということである。

本発明の目的は、チップ当りに許容できる個数の接続ビ
ンを有しかつチップ形式の種別が少ないチップを少数個
使用するだけで充分な如く□高密度化した時分割スイッ
チング装置を提供するにある０かかる目的を達成するた
め本発明の時分割スイッチング装置は、Ｎ個の時分割ス
イッチング段、Ｎ個の分配器及びＮ個の収集器を備え、
各分配器が人伝法チャンネルに接続するＮ個の入力端子
を有し、各収集器が出伝送チャンネルに接続するＮ個の
出力端子を有し；各分配器がＮ個の出力端子を有し、分
配器のＮ個の出力端子の各々を各時分割スイッチング段
の入力端子に接続して、各人伝法チャンネルのビット列
を所定パターンに従ってＮ個の時分割スイッチング段に
比例配分し；各収集器がＮ個の入力端子を有し、収集器
のＮ個の入力端子の各々を各時分割スイッチング段の出
力端子に接続して、各出伝送チャンネルに対するビット
列を所定パターンに従って収集するよう構成したことを
特徴とする。・ 本発明の時分割スイッチング装置の利点は、時分割スイ
ッチング装置が単一段回路網の如く作動することである
。これは、時分割スイッチング装置に対しＡ加入者の番
号及びＢ加入者の番号だけ伝送することを必要とし、時
分割スイッチング装置に対し、例えば、ルーチップ情報
を伝送する必要はないことを意味する。

本発明の時分割スイッチング装置の第１実施例材、各時
分割スイッチング段がＮ個の共通ラインを有し、該共通
ラインを当該時分割スイッチング段のＮ個の入力端子及
び出力端子のすべてに結合して、人伝法チャンネルから
出伝送チャンネルへ１ビツトの時分割多重伝送を行うこ
とを特徴とする。情報は共通（多重）ラインを介してビ
ット形式で伝送されるから、時分割スイッチング段にお
いて人伝送チャンネル当りに１ビット−レジスタｔ−設
ケれば充分である。各時分割スイッチング段にはルーチ
ップ・メモリを設ける。各時分割スイッチング段のルー
チップ・メモリはすべての時分割スイッチング段につい
ての、完全なルーチップ情報を備えている。各ルーチッ
グ・メモリは関連する時分割スイッチング段と′同一チ
ップ上に配設するのが好適であり、その理由は、そうし
ないと所要接続ビン数が許容できない程多くなるからで
ある。この第１実施例の利点は、スイッチング遅延が最
小になることである。第１実施例の他の利点はチャンネ
ル当りの蓄積素子の数が可能な最小の数になることであ
る。

本発明の時分割スイッチング装置の第２実施例は、各時
分割スイッチング段が共通パスラインを有し、該共通パ
スラインをＮビット・レジスタを介して当該時分側スイ
ッチング段の各入力端子及び出力端子に接続して、人伝
送チャンネルがら高伝送チャンネルへビット・グループ
の時分割多重伝送を行うことを特徴とする。

この第２実施例ではルーチッグ・メモリを外部に設ける
ことができる。一般に、第２実施例゛のスイッチング遅
延は、所要蓄積素子の数により、第１実施例より大きい
。

次に図面につき本発明の詳細な説明する。

第１図は本発明の時分割スイッチング装置の第１実施例
を示し、本例は一例として１２８０個の人伝送チャンネ
ル０ＩＨｋ２　、、ｋｌ　、ｋＯを同数の高伝送チャン
ネルＣ５１［（ｑ２　、ｑｏ、ｑｏに閉塞を生ずること
なく接続するよう構成されている。（なお実施例の説明
において使用する記号及びその定義は発明の詳細な説明
の欄の末尾に一括して記載しである）。この目的のため
本例の時分割スイッチング装置は１６個（一般的にＮ個
）の分配器ＤＩＳＴｋ２、時分割スイッチング段Ｔｆ及
び収集器Ｃ０ＬＬｑ２を有する〇人伝送チャ／ネルＣＩ
Ｈｋｉ　、に１．ｋｏはに２個のグルーブト、各グルー
プに含まれるに０個のサブグループと、各サブグループ
に含まれる、Ｋｏ個のチャンネルを介してスイッチング
装置の入力端子に接続され、これら入力端子を第１図に
おいて垂直線Ａにおいて示す。本例ではに２−に、−ｊ
６及びＫ。

−５に選定しである。６個のチャンネルを含む各サブグ
ループはマルチプレクサＭＩＭＵＸｋｚ　、　ｋ工（ｋ
２−、ｏ　、ｌ、２．−−−＋１５＋に１−ｏ＋ｉ＋２
　＋’　−−−、１５）により時分割多重方式でビット
、形式においてハイウェイＨＩＷｋ２．にエヘ伝送され
る。

マルチプレクサは多重化すべきチャンネルのラインに対
するスイッチを介する二重直線として示すことがで計る
。従って図面ではマルチプレクサを、多重化される各ラ
イン又はチャンネルがスイッチを介して接続される二重
直線として示す。従って多重化動作はどのスイッチが閉
成されているかというパターンによって完全に決定され
る。従ってマルチプレクサＭＩＭＵＸｋ２．に１のスイ
ッチは本例ではモジュロ−５−カウンタによって毎回閉
成するようにすることができる。実際上、閉成すべきス
イッチが配置されているラインのサンプリングにおける
スイッチの閉成動作は次式 ％式％（１） で表わすことができる。この式は、モジュロ−５モード
〔５〕で計数するカウンタの計数値ｃｎｔは、変数ｋ。

によらて決まる何れのラインがスイッチオンされるかを
表わす。

マルチプレクサに対応してデマルチプレクサは１、適当
な瞬時に閉成されるスイッチを介して、多重化の逆の操
作を施された信号即ち多重分離された信号をそれぞれ供
給される多重分離ライン（又はチャンネル）に接続した
二重直線によって示す。

合計でに２・Ｋ□個のハイウェイがあり、従って本例で
は１６Ｘ１６＝２５６個（１）　ハイウェイＩ（ＩＷｋ
２　、ｌ（１があり、各ハイウェイはフレーム当りＫ。

−５個のタイムスロットを含んでいる。各グループのに
□個のハイウェイＨＩＷｋｚ　、　ｋｚは分配器ＤＩＳ
Ｔｋ２（ｋ２＝ｏ、１．２．−＝−，１５）の同数の入
力端子に接続する。この分配器の入力端子は図面におい
てＣで示した垂直線上に配置する。分配器り工５Ｔｋ２
はすべて同一構造であり、従って分配器の構造について
は１個の分配器即ち分配器ＤＩＳＴｏの構造だけを説明
する。

分配器ＤＮＳＴｏの各入力端子はデマルチプレクサＤＩ
ＭＵＸ。、、に□に接続し、これらデマルチプレクサは
入（多重）チャンネルを１６個のチャンネルＧ２Ｈ６，
ｋｔ、ｆ　（ｆ　−０、１、２’＋　７−、、１５　）
に多重分離して、第１グループのＫ。−５ビット従って
ビット０〜４をチャンネル０２Ｈｏ、。、０に供給し、
第２グループのＫ。−５ビット従ってビット５〜９をチ
ャンネル０２１（ｏ、。１、に供給し、一般的に第１番
目のグループのＫ。−５ビツトをチャンネル０２Ｈ６、
ｏ、　（に供給する。これと対応しかつこれとずれて繰
返される態様で、Ｋｏビットのビットグループが残りの
分配器ＤＩＳＴｋｚにおいて関連するチャンネルに供給
される。従って一般に、これらビットは次式 ％式％（２） で表わされ、ここで°′（１６）”は、先行パラメータ
をモジュロ−１６で計数する必要があることを意味し、
項ｘ〔５〕はＯ及び４を含む０及び４の間の値を示す。

第２図の表には、１サイクル（各タイムスロットが１ビ
ツトを含むからＫ。−にニー５Ｘ１６個のタイムスロッ
トに関連する）当りにハイウェイＨＩＷｏ、　ｋｘ上の
ビットがチャンネル０２Ｈｏ、に、ｆに分配される態様
を示す。第２図の表におけるマトリックスの行は、５ビ
ツトを含む１６個のビットグループに細分された特定ノ
ーイウエイＨＩＷｏ、に０上のビット列がこのノ１イウ
エイに接続したデマルチプレクサＤＩＭＵＸ。、、を介
してＦ−１６個（ｒ）　チャンネ）ｙ　０２ＨＯ、ｋｌ
　＋　０〜Ｃ２Ｈｏ　＋ｋｘ　＋　１５に分配される態
様を示す。

次いで、対応するチャンネルに従って同じ添字ｆを有す
るチャンネルＣ２ＨＯ、０、ｆ□　Ｃ２ＨＯ１□５＋ｆ
が分配器ＤＩＳＴｏのハイウェイＨ２Ｗ（、、ｆ上に再
び多重化される。第２図の表のマ）　ＩＪラックス列は
、特定ハイウェイＨ２Ｗ、、ｆ上のビット列がすべての
―ハイウェイＨＩＷｏ、に□のビット列の部分から生ず
るＫｏ−５ビツトから構成される態様を示す。ノ・イウ
エイＨ２ＷＯ２ｆにおけるフレームはそれぞれ５ビツト
を含む１６個のタイムスロットを有する。

従ってデマルチプレクサＤＩＭＵｘｏ、に工及びマルチ
プレクサＭ２ＭＵＸｏ、ｆを制御するためのスイッチは
合体することができる。更に第２図の表（及び式（２）
）は、分配器ＤＩＳＴｏのデマルチプレクサ及びマルチ
プレクサを上記態様で作動させるため何れの期間に何れ
のスイッチを閉成すべきかを示してし）る。

従って分配器は所定パターン、即ち接続された加入者の
通信要求、ルーチッグ・データ等とは無関係のパターン
に従って、ハイウェイＨＩＷｋ２．に□に存在するトラ
ヒックをハイウェイＨ２Ｗｋ２．ｆ上に分配する。

各分配器ＤＩＳＴｋ、のＦ−１６個の出力端子は第１図
においてＦで示した垂直線の平面に配置する。

各分配器の出力端子は、各分配器の一つの出力端子が各
時分割スイッチング段の一つの入力端子に接続されると
いう態様で複数の時分割スイッチング段Ｔｆのうちの一
つの時分割スイッチング段の一つの入力端子に接続する
。各時分割スイッチング段はに２個のデマルチプレクサ
Ｄ２Ｍｕｘｋ２．ｆを備え、そのうち毎回１個のデマル
チプレクサが時分割スイッチング段Ｔｆの入力端子に接
続される。

デマルチプレクサＤ２ＭＵＸｋｇ　、ｆは多重分離係数
８０で多重分離を行い、その結果、デマルチプレクサを
適切に制御した場合、ハイウェイＨ２Ｗｋｓ＋　、　ｆ
上の各フレームの１ビツトがラインＣ３Ｈｋ２．　ｆ　
、　ｓ□、ｓｏのうちの一ライン上に゛毎回正確に存在
することとなる。ラインＣ３Ｈｋ２　、　ｆ　、　Ｓ□
、Ｓｏの数は到来ラインの数に等しい。従って本例では
この数は１２８０となる。

代案として各デマルチプレクサＤ２ＭＵＸｋ２．ｆ　＋
１　第１図に示したように２段マルチプレクサとして構
成するこりができる。その場合第１テマルチブレクサＤ
２ＭＵＸｋ３．ｆは係数８１で多重分離を行う一方、第
２デマルチプレクサＤ２ＭＵＸ’に２．ｆ３．８□は係
数Ｓ。

で多重分離を行う。これら対を成す第１及び第２デマル
チプレクサは、ラインＣ３Ｈｋ２．ｆ、ｓ□、Ｓｏに存
在するスイッチを１ビツト期間中の適当寿瞬時に閉成す
ることによりまとめて制御する。これは、各時分割スイ
ッチング段に、次式 ％式％（８） で表わされる瞬時に各時分割スイッチング段の８０・８
８個のスイッチを閉成するカウンタを設けることにより
達成する。従って分配器ＤＩＳＴｏのハイウェイ・Ｈ２
Ｗｏ、。におけるビット列は時分割スイツチッグ段Ｔ　
へ供給され、分配器ＤＩＳＴｏのハイ０ ウェイＨ２Ｗｏ、□におけるビット列は時分割スイッチ
ング段Ｔ０へ供給され、以下同様に供給される。

従って分配＆　Ｄ工ＳＴｏのすべて（８０）の入ライン
のビット列は存在するすべて（］６）の時分割スイッチ
ング段Ｔｆ（ｆ−０，１，−−−，１５）に分配される
。残り（１２０（１）の入ラインが接続される残りの分
配器ＤＩＳＴ　　　は各分配器が対応１〜１５ する態様で、供給された全トラヒックを、存在する（１
６の）・時分割スイッチング段Ｔｆに分配する。

時分割スイッチング段は、第１図では、垂直線Ｆ及び垂
直線Ｓを含む平面の間に配置するスイッチング装置の部
分によって構成する。

各ラインＣ３Ｈｋ２　、ｆ、ｓ、、ｓｏは１ビツトを蓄
積するレジスタ（例えばフリップフロップ）を備よる。

各時分割スイッチング段ＴｆはＨ個の共通ラインＣＬｆ
、ｈを備える。一つの時分割スイッチング段の各ライン
Ｃ３Ｈｋ２．ｆ、ｓ□、８ｏはデマルチプレクサＤ３Ｍ
ＵＸｋ２．　ｆ　、　ｓ□、ｓｏを介して一つの時分割
スイッチング段のＨ個の共通ラインのすべてに接続する
−、方、４個の共通ラインＣＬｆ、ｈはマルチプレクサ
Ｍ８ＭＵＸｑ　２　、　ｆを介して時分割スイッチング
段の出力端子に接続する。時分割スイッチング段Ｔｆの
出力端子は第１図において垂直線Ｓの平面に配置する。

デマルチプレクサＤ８ＭＵＸｋ２．ｆ　、Ｓｌ　、Ｓｏ
はルーチッグ情報によって制御され、このルーチッグ情
報はこの目的のためルーチッグ・メモリに蓄積する。

ルーチッグ情報は入ラインに接続された加入者の通信要
求から決定される。ルーチッグ・メモリの構成及び動作
を第３図につき説明する。

第８図は一つの時分割スイッチング段Ｔｆ及びこれに関
連するルーチッグ・メモＩＪ　ＲＭｆのブロック図を示
す。ルーチッグ・メモリは１６個のシフトレジスタ５Ｒ
ｑ２（ｑ２−０　、１　、−−−　、１’５　）を備え
、各シフトレジスタは１１ビツト・ワードを８０ワード
含む（実際上、一連の数値０〜１２７９は１１ビツトに
よって表わすことができる）。当該時分割スイッチング
段におけるルーチッグ・メモ’）　ＲＭｆは完全なルー
チッグ情報を含んでいる。

各ビット期間には１６個の異なる１１ビツト・ワードに
よって決まる１６個の異なるスイッチが各時分割スイッ
チング段Ｔｆにおいて閉成される。ルーチッグ・メモリ
ＲＭｆは関連する時分割スイッチング段と同一チップ上
に配設するのが好適であり、その理由は、そうしないと
、ルーチッグ・メモリに、関連する時分割スイッチング
段のスイッチを制御するため実用的でない極めて多数の
ビン即ち１１Ｘ１６−１７６個のビンを設けることが必
要になるからである。

シフトレジスタの出力端子は次段のシフトレジスタの入
力端子に接続し、最終段のシフトレジスタの出力端子は
初段のシフトレジスタの入力端子に接続する。更に、シ
フトレジスタ５Ｒｑ２の各出力端子には”　１−　Ｏｕ
ｔ　−Ｏｆ　−１２８０”デコーダＤＥＣ（ｑ２″−０
、１、−−−、１５）を接続する。

２ 各”　１−　ｏｕｔ　−ｏｆ　−１２８０”デコーダＤ
ＥＣｑ２の出力端子は１２８０個のスイッチに接続して
これらスイッチのうちの一スィッチ、即ち当該瞬時にシ
フトレジスタ５Ｒｑ２によりデコーダＤＥＯｑ２に供給
されこのデコーダにより復号されたアドレスを有するス
イッチを閉成するようにする。閉成されるスイッチは次
式 ％式％）（１６） （４） から導出することができ、ここでｑ２　、ｑｌ　＋　ｑ
Ｏは当該スイッチの閉成によって伝送されるビットのた
めの出ラインを示す。

共通ラインは、先に述べたように、９２個のマルチプレ
クサＭ３ＭＵＸｑ２４　（ｑ”−０，１，：　−−−＋
１５）を介して時分割スイッチング段の出力端子に接続
する。

Ｆ個の時分割スイッチング段のＱ２・Ｆ個のマルチプレ
クサＭ３ＭＵＸｑ２．ｆは次式 ％式％（５） によって示される態様で制御される。これは、例えば、
ｑ２−３．ｈ−２によって示されるスイッチは瞬時（計
数値）４００〜４７９に当り閉成されることを意味する
。

時分割スイッチング段の出力端子は第１図においてＳで
示した垂直線上に配置する。各時分割スイッチング段の
出力端子は収集器００ＬＬ、２の入力端子に接続する。

。各収集器００ＬＬ、２はＦ個の入力端子を有し、Ｆ個
の各入力端子は他の時分割スイッチング段の出力端子に
接続して各収集器がすべての時分割スイッチング段のビ
ット列の一部を供給されるようにする。

収集器Ｃ０ＬＬｑ□の構成及び動作は分配器に相応し、
従って各収集器はまとめて制御される一対のデマルチプ
レクサ−マルチプレクサで構成すゝる。

収集器のＦ個の各デマルチプレクサＤ４ＭＵＸｑ２．　
ｆは係数Ｑ０で多重分離動作を行い、かつＱ０個の各マ
ルチプレクサＭ４ＭＵＸ、２，１、は係数Ｆで多重化動
作を行う。各デマルチプレクサ−マルチプレクサ対の動
作は次式 ％式％（６） によって与えられる。

収集器のＱ１個の各マルチプレクサＭ４ＭＵＸｑ２．ｑ
工の出力端子は関連する収集器Ｃ０ＬＬ、２の出力端子
に接続する。これら出力端子は第１図において■−で示
した垂直線上に配置する。

収集器Ｃ０ＬＬｑ２の各出力端子にはデマルチプレクサ
Ｄ５ＭＵＸｑ２．ｑ工を接続し、このデマルチプレクサ
は係数Ｑ。で多、型分離動作を行う。これらデマルチプ
レクサは次式 ％式％（７） ・に従って閉成するスイッチによって制御する。

こレラ各デマルチプレクサのＱ。個の出力端子はＱ。個
の出伝送チャンネルに接続し、その結果、合計Ｑ２−Ｑ
、−Ｑｏ（−１６Ｘ１６Ｘ５＝１２８０　）個の出伝送
チャンネルに接続されることとなる。

かかる時分割スイッチング装置は衛星Ｇこ搭載して使用
するのに特に好適である。実際上、かかる時分割スイッ
チング装置は全体を集積回路で実現することができる。

現在の技術によれば、各チャンネルが８゜５　Ｗｂ／ｓ
　、（テレビジョン・チャンネル）を伝送できる合計１
２８０チヤンネルに対する時分割スイッチング装置が４
８個のチップだけ必要とするに過ぎず、かつこれらチッ
プは２つの形式のチップ即ち１６個の分配器チップと、
１６個の収集器チップ（ノナ配器チップと同じ）と、１
６個の時分割スイッチング段チップだけ必要とするに過
ぎない。分配器／収集器チップ及び時分割スイッチング
段チップの接続ピンも充分許容できる個数即ち約４ＩＯ
個である（１６個の入力端子及び出力端子に対しそれぞ
れ１個の接続ピンと、電圧供給用等のための多数の接続
ピン）。かかる態様において得られる結果、即ち占有ス
ペースが小さく、消散損が少なく力）つ製造価格か安価
であるため、かかる時分割スイッチング装置は地上での
用途（公衆及び国内及び産業電話並びに電信交換）にも
充分使用できる。

上記説明では使用部品は理想的であると仮定し、このこ
とは特に、実際に使用される部品の電子的遅延は考慮し
てないことを意味している。しかしかかる遅延を考慮す
る態様は当業者には明らかである。

第４図は本発明の時分割スイッチング装置の第２実施例
を示す。本例では時分割スイッチング段が第１図に示し
た第１実施例と異なるだけであるから、本例の残りの部
分（特に分配器及び収集器□の構成及び動作については
上記説明がそのままあてはまる。

本例においてデマルチプレクサＤ２ＭＵＸｋ２．ｆ及び
Ｄ２ＭＵＸ’に２．　ｆ、　８□は第１実施例における
と同一態様で時分割スイッチング段Ｔｆの入力端子に接
続し、かつ対応する態様即ち式（３）によって説明した
態様で制御する。各チャンネルａ　８Ｈｋ２　、　ｆ、
　Ｂ□、ＳＯにおける多重分離されたビット列は、第１
実施例の１ビツト・シフトレジスタではなく、各チャン
ネルＣ３Ｈｋ２．ｆ、ｓ１．ｓｏに設けたＨビット・シ
フトレジスタＳＲ工Ｎｋ２．ｆ、８□、ｓｏに供給する
。シフトレジスタ５ＲＩＮｋ２　、ｆ、　Ｓ□、ｓｏに
はＨ個の枝路即ち各レジスタ素子の後位に枝路を設ける
。各枝路には制御スイッチ５Ｗｋ２．ｆ、ｓｌ、ｓｏ、
ｈを設け、この制御スイッチは閉成状態において、この
制御スイッチを含む枝路をＨビット・パスラインＢＵＳ
ｆの１ラインに接続する。

シフトレジスタ５ＲＩＮは、当該シフトレジスタを設け
たデマルチプレクサのチャンネルのクロックレートに対
応するタロツクレート（従って式（３）　によって規定
されるクロックレート）で制御される。

各時分割スイッチング段ＴｆのスイッチＳＷは次式 ％式％（１６） （８） によって規定される信号Ｇごよって制御し、ここでｑ２
　＋　ｑ工及びｑ。はビット列を伝送すべき出伝送チャ
ンネルを特定する。これらの量は通信要求から決定され
、ルーチッグ・メモリＧこ蓄積する。かかるルーチッグ
・メモリの実施例を第５図に示す。

本例のルーチッグ・メモリはＱ０個の基本ユニットを備
え、各基本ユニットにはフィードバック・シフトレジス
タ５ＲＬｑ１、シフトレジスタ５ＲＵｑよ及び２位置ス
イッチＳＴｑ工を設ける。フィートノくツク・シフトレ
ジスタ５ＲＬｑ１は少なくとも１１ビツト記憶場所ヲＱ
２・ＱＯ個備える（１１ビツトによりアドレス０〜１２
７９をアドレス指定するこ七ができる）、、各フィード
バック・シフトレジスタ５ＲＬｑ工の出力端子はその入
力端子及びスイッチＳＴ９□の接点即ちｂ接点に接続す
る。シフトレジスタ５ＲＵ１、はその出力端子企スイッ
チ５Ｔ９１のａ接点Ｇこ接続し、かつその入力端子をス
イッチ５Ｔ（ｑ１＋１）〔□６〕のスイッチアームに接
続する。各スイッチのスイッチアームは更に’　１−Ｏ
ｕｔ−Ｏｆ−，１２８０“デコーダ（図示せず）を介し
て所定の時分割ス・ｒ、ツチッグ段Ｔｆのすべてのスイ
ッチに結合する。スイッチＳＴｏのスイッチアームは出
力端Ｒ８ｏを介して時分割スイッチング段Ｔ。における
に２・Ｓｌ・５２（−１，２８０）個のスイッチに結合
し；スイッチＳＴ、のスイッチアームは出力端Ｒ３工を
介して時分割スイッチング段Ｔ１５におけるスイッチに
結合し、スイッチＳＴ２のスイッチアームは出力端Ｒ８
２Ｅ介して時分割スイッチング段Ｔ１４におけるスイッ
チに結合し、以下同様に結合する。

シフトレジスタ５ＲＬｑ工におけるワードの場所は３つ
の変数ｑ２　＋　ｑｌ及びｑ。Ｇこよって示すことがで
きる。かかる場所は時分割スイッチング段Ｔｆにおける
スイッチ５Ｗｋｚ　、　ｆ、ｓ□、ｓｏ、ｈのワード（
アドレス）　（ｋ２　ｒ　Ｓｌ　＋　Ｓｏ　）を含んで
いる。アドレス（ｋ２１Ｓ１．Ｓｏ）はスイッチインす
べきビットに対する出伝送チャンネルのアドレス（ｑ２
＋ｑ工＋ｑｏ）に関連する。

フィードバック・シフトレジスタ５ＲＬｑ工はモジュロ
−８０の値が５より小さい瞬時、従って瞬時０．ｌ、２
，３，４，８０，８１，８２，８８，８４．’１６０゜
、　１６１、−−−一等においてだけクロックを供給さ
れる。これらの瞬時にはスイッチ５Ｔｑ１は図示のｂ位
置に設定きれ、フィードバック・シフトレジスタ５ＲＬ
ｑ工からの１１ビツト・アドレスは出力端ＳＲｑ□に供
給され、かつ前位の基本ユニットのシフトレジスタ５Ｒ
Ｕ（ｑｌ−１）　（１５）に供給される。

他のすべての瞬時にはスイッチ５Ｔｑ１はａ位置に設定
され、シフトレジスタ５ＲＵｑ工に存在するアドレスは
出力端Ｒ３に供給される。シフトレジスタ５ＲＵｑ工も
、スイッチ力）ａ位置にある場合にはＱｏ＝Ｑ１（＝ｇ
ｏ）ビットのビット長を有するフィードバック・シフト
ルレジスタを構成する。シフトレジスタＳＲＵ　　は連
続的に、即ちスイッチ５Ｔｑ１の１ 位置とは無関係にクロックを供給さ八る。

ルーチッグ・メモリはＱ、（−１６）個の出力を有する
から、ルーチッグ・メモリは時分割スイッチング段の残
りの部分と同一チップ上に配設する必要はない。

Ｈ個のスイッチ５Ｗｋ２．ｆ□、ｓｔ、ｓｏ　（第４図
）を含むスイッチ群は、上述したように、ルーチッグ・
メモリによって決定される瞬時に閉成され、関連するパ
スラインＢＵＳｆを介して転送が行われる。

パスラインＢＵＳｆはその出力側において、サンプリン
グの目的のためこのパスラインに接続したスイッチＳＷ
ｋｇ、ｆ、ｓ□、ｓｏによりサンプリングされる。

これによって得たサンプルはＨビット・シフトレジスタ
５ＲＯＵＴｋ２．ｆ、８□、ＳＯに並列に書込む。スイ
ッチＳＷ’に２．　ｆ、　Ｓｌ　、　８０は次式％式％
（１６） （９） で規定されるカウンタの計数値ａｎｔにおいてサンプリ
ングされ、ここでｐ　及びｐ。は各Ｈビット・シフトレ
ジスタＳＲＯＵＴｋｇ　、　ｆ、　８１　、　Ｓｏの出
力端子にそれぞれ縦続接続するマルチプレクサＭ８ＭＵ
Ｘｑ２．　ｆ及Ｕ　ＭａＭＵＸ　’ｑ２．　ｆ、　ｐ工
の入力ラインの数である。マルチプレクサＭ８ＭＵＸｑ
２．　ｆの出力端子は時分割スイッチング段Ｔｆの出力
端子に接続し、第４図においてＳで示した垂直線の平面
に配置する。これら出力端子には、収集器Ｃ０ＬＬｑ２
の入力端子を、第１実施例におけると同一態様で接続す
る。第２実施例の残りの部分′については、第１図の説
明がそのまＭｉＭｕｘ　：マルチプレクサ１（ｉ＝１．
２，３．４）Ｈｉｄ：ハイウェイｌ　（１７１＋　’２
　＋　”　＋　４　）ＤｉＭＵＸ　：デマルチプレクサ
１（ｉ＝１，２１ｓ、４ｙ５）−ＣＩＨｋｚ、に１．ｋ
ｏ　’第に２グループ及び第に１サブグループの伝送チ
ャンネルｋ。

−Ｍ　ＩＭＵＸｋ２．に、　　Ｈ第に２グループ及び第
に１サブグ／ｌｚ、−フッｌ（。個の伝送チャンネルが
接続されるマルチプレクサ； ＨＩＷｋ２．ｋｔ　　　’マルチプレクサＭＩＭＵＸｋ
２．に、の出ハイウェイ； −ＤＩＭＵＸｋ２．に□：ハイウエイＨ１ｗｋ２．に０
ニ接続されかつ多重分離係数Ｆを有するデ マルチプレクサ； −０２Ｈｋｚ　、　ｋ□、ｆ　：デマルチブレクサＤＩ
ＭＵＸｋ２．に工の第ｆ番目伝送チャンネル； −Ｍ２ＭＵＸｋ２．ｆ”各第に２グループの第ｆ第目の
第ｋｌ伝送チャンネルに接続され るマルチプレクサ； −Ｈ２Ｗｋ２．ｆ　　　’マルチプレクサＭ２ＭＵＸｋ
２．　ｆの出ハイウニ、イｉ Ｄ２ＭＵＸｋ２．　（’　／’　イウェイＨ２Ｗｋ２．
ｆが接続されかつ多重分離係数８０を有するデマ ルチプレクサ； −Ｄ２ＭＵＸｋ２．　ｆ　、　ｓ□＝多重分離係数Ｓ。

を有するデマルチプレクサＤ２ＭＵＸｋ２　、ｆの第ｓ
０出力端子に接続するデマルチプレク サ； ”””Ｈｋ２．ｆ、ｓ□、ｓｏ’デマルチプレクサＤ２
ＭＵＸ１，２．ｆ、Ｓ□の出チャンネル； ”’　Ｒ工Ｎｋｚ、ｆ、ｓ□、ｓｏ’出チャンネルｃ３
Ｈｋ２．ｆ、ｓ□、ｓｏ　ニおける１ビツト・レジスタ
；−゛ −Ｄ８ＭＵＸｋ、ｆ、８．ｓｏ：チャンネルｃ３Ｈｋｚ
　、ｆ、ｓ□、ｓｏに接続されかつ多重分離係数Ｈを有 するデマルチプレクサ； −ＯＬｆ、ｈ：’　Ｋ２・Ｓ１’Ｓｏ個のデマルチプレ
クサＤ””Ｘｋ２．ｆ、ｓｘ　、ｓｏが接続さレル共通
ライン； −Ｍ３ＭＵＸｑ２　、　ｆ：　Ｈ個の共通ラインｃＬｆ
、ｈが接続されるマルチプレクサ； −Ｈ３Ｗｑ２．ｆ：マルチプレクサＭ８ＭＵＸｑ　２　
、ｆの出ハイウェイ； −Ｄ４ＭＵＸｑ２．　ｆ：　ハイウェイＨ８Ｗｑ２　、
ｆ　ｃ＝接続されかつ多重分離係数４０を有するデ マルチプレクサ； −Ｃ４Ｈ（１２１ｑ１ｔｆ　　’デマルチプレクサＤ４
ＭＵＸｑ２．　ｆの出チャンネル； −Ｍ４ＭＵＸｑ２．　ｑ、　　：　Ｆ個ノチャンネル０
４Ｈｑ２．ｑｌ＋ｆが接続されるマルチプレクサ； −Ｈ４Ｗｑ２．ｑエ　　”マルチプレクサＭ４ＭＵＸｑ
２．ｑよに接続するハイウェイ； −Ｄ５ＭＵＸｑ、ｑ□：チャンネルｃ５Ｈｑ２　ｒ　Ｑ
ｌ　ｒ　ｑｏに接続されかつ多重分離係数Ｑ。を有す るデマルチプレクサ； −Ｃ５Ｈｑ２．ｑ工、ｑｏ’出チャンネル；第４図にお
ける記号の定義 ’　ＳＲ工Ｎｋ２．ｆ、ｓｘ、ｓｏ　”チャンネルｃ３
Ｈｋｚ　、　ｆ、　８１　、　ＳｏにおけるＨビット・
シフトレジス タ； −５ＲＯＵＴｋｚ、ｆ、ｓ、、ｓｏ　”　Ｈビット・シ
フトレジスタ；−８Ｗｋ２＋、ｆ、Ｓ□、ｓｏ、ｈ　’
チャンネルＯ”Ｈｋ２．ｆ、ｓ□、ｓｏにおけるスイッ
チ −８”ｋｚ、ｆ、ｓ□、ｓｏ’パスラインＢＵＳｆに接
続するスイッチ； ＝　Ｍ８ＭＵＸ’ｑ２　、　ｆ、　ｐ　２　：　Ｐ　１
個のマルチプレクサＭ　３ＭＵＸｑ　２　、　ｆが接続
されるマルチプレクサ； −ＢＵＳｆ：Ｈビット・パスライン

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
は第１図の作動説明図、 第８図は第１図の第１実施例において使用するルーチッ
グ・メモリーの一例を示すブロック図、第４図は本発明
の第２実施例を示すブロック図、第５図は第４図の第２
実施例において使用するルーチッグ・メモリの一例を示
すブロック図である０ ０１１ｏ、。、。〜０１１（□５’、１５．４・・・人
伝送チャンネルＭＩＭＵＸｏ、　。〜Ｍ、ＩＭＵＸ、、
　、　、５．　Ｍ２ＭＵＸｏ、　ｏ〜Ｍ２ＭＵＸ、、、
、５：　ｒＭ３ＭＵＸｏ、ｏ−Ｍ８ＭＵＸ、５．ｏ、　
Ｍ４ＭＵＸ。、。〜Ｍ４ＭＵＸ□５．、。 ・・・マルチプレクサ ＤＩＳＴ　〜ＤＩＳＴ工、・・・分配器ＨＩＷＯ９０〜
”Ｗ１５，１５　　　０，０　　　．１５，０、　Ｈ２
Ｗ　　　ＮＩ（２Ｗ　　　　、　ＨＥＷｏ、。 〜ＨＥＷ　　　、）ｉ４Ｗ。、　。〜Ｈ４Ｗ１５　、１
５　・・・ハイウェイ１５、Ｏ Ｄ　ＩＭＵＸｏ、　ｏ−Ｄ　ｉＭＵＸｘ　５　、１　ｓ
’　、　Ｄ２ＭＵＸｏ、　。”　Ｄ２ＭＵＸ、５　、　
ｏ。 Ｄ２ＭＵＸ′ｏ、。、　〜Ｄ２ＭＵＸ’１．．。、、５
．　Ｄ３ＭＵＸｏ、。、。、。〜Ｄ８ＭＵＸ、、、。、
０．。ｌ　Ｄ　４ＭＵＸｏ、。〜Ｄ４ＭＵＸ、、、、６
．　Ｄ５ＭＵＸｏ、。 〜Ｄ５ＭＵＸ　　　　・・・デマルチプレクサ１５．１
５ ＲＩＮ　　　　〜ＲＩＮ１．．．。、□５．。・・・１
ビツト・ンフトレ０．０．０ ジスタ Ｔｆ、　Ｔｏ・・・時分割スイッチング段ＣＬＯ，０”
　ＣＬＯ，１５”・共通ライン００ＬＬ　−００ＬＬ１
．・・・収集器。、。、。　　　１５，１５．４・・・
出伝送チャンネル０５Ｈ−（３５Ｈ ＲＭｆ・・・ルーチッグ・メモリ ＤＥＣ−ＤＥＣよ、・・・デコーダ ＳＲｏ〜ＳＲ工、・・・シフトレジスタ５Ｒ１Ｎ、　、
　５ＲＯＵＴ・・・Ｈビット・シフトレジスタＢＵＳ　
　ＮＢＵＳ工、・・・Ｈビット・パスラインＳＲＬ　　
−８ＲＬ１５・・・フィードバック・シフトレジスタＳ
ＲＵ　Ｎ５ＲＴＪ□５・・・シフトレジスタＳＴ　　〜
ＳＴ、５・・・２位置スイッチ特許出願人　　エヌ・ベ
ー・フィリップス・フルーイランペンファブリケン ５４５−

Claims (1)

1. 【特許請求の範囲】 Ｌ　時分割スイッチング装置であって、ビットに細分さ
   れるビット列を伝送するために構成した人伝送チャンネ
   ル及び高伝送チャンネルに接続され、所定の人伝送チャ
   ンネルから共通ラインを介して所定の高伝送チャンネル
   へビットを時分割多重伝送するため時分割スイッチング
   段を備える時分割スイッチング装置において、Ｎ個の時
   分割スイッチング段、Ｎ個の分配器及びＮ個の収集器を
   備え；各分配器が人伝送チャンネルに接続するＮ個の入
   力端子を有し、各収集器が高伝送チャンネルに接続する
   Ｎ個の出力端子を有し；各分配器がＮ個の出力端子を有
   し、分配器のＮ個の出力端子の各々を各時分割スイッチ
   ング段の入力端子に接続して、各人伝送チャンネルのビ
   ット列を所定パターンに従ってＮ個の時分割スイッチン
   グ段に比例配分しｉ各収集器がＮ個の入力端子を有し、
   収集器のＮ個の入力端子の各々を各時分割スイッチング
   段の出力端子に接続して、各高伝送チャンネルに対する
   ビット列を所定パターンに従って収集するよう構成した
   ことを特徴とする時分割スイッチング装置。 久　各時分割スイッチング段がＮ個の共通ラインを有し
   、該共通ラインを当該時分割スイッチング段のＮ個の入
   力端子及び出力端子のすべてに結合して、人伝送チャン
   ネルがら高伝送チャンネルへ１ビツトの時分割多重伝送
   を行う特許請求の範囲第１項記載の時分割スイッチング
   装置。 ＆　各時分割スイッチング段カフ共通パスラインを有し
   、該共通パスラインをＮビット・レジスタを介して当該
   時分割スイッチング段の各入力端子及び出力端子に接続
   して、人伝送チャンネルから高伝送チャンネルへビット
   ・グループの時分割多重伝送を行う特許請求の範囲第２
   項記載の時分割スイッチング装置。 缶　人伝法チャンネル及び出伝送チャンネルが時分割多
   重チャンネルである特許請求の範囲第１乃至３項中のい
   ずれか一項記載の時分割スイッチング装置。 ５　分配器／収集器がＮ□個の入力端子、Ｎ２個の出力
   端子、Ｎ３個のマルチプレクサ及びＮ１個のデマルチプ
   レクサを有し、各入力端子を多重分離係数Ｎ２を有する
   デマルチプレクサに接続し、デマルチプレクサの対応す
   る出力端子を多重係数Ｎ工を有するマルチプレクサに接
   続し、各マルチプレクサの出力端子を分配器／収集器の
   出力端子に接続し、かつデマルチプレクサ及びマルチプ
   レクサを対を成して所定パターンに従って制御するよう
   構成したことを特徴とする分配器／収集器。 ６、　　Ｎ、’−Ｎ２である特許請求の範囲第５項記載
   の分配器／収集器。