JPS59141844A

JPS59141844A - インタ−リ−バ−

Info

Publication number: JPS59141844A
Application number: JP58016412A
Authority: JP
Inventors: Eiji Okamoto; 栄司岡本
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-02-03
Filing date: 1983-02-03
Publication date: 1984-08-14
Also published as: JPH0326579B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はデータの順序を入れ換えるインターリーバ−に
関する。

通信においては、通信されるデータの秘匿のためにデー
タの順序を入換える方法はよく用いられる。入換えによ
ってデータを秘匿するには、入換えた後のデータの順序
が入換える前の順序と大きく具なること及び異なるキー
による入換えの結果が互いに大きく異なることが望まし
い。しかし従−来の入換え方法はこれらを満たしていな
かった。

本発明の目的は上記欠点を取除くことにある。

前記目的は次の構成をもつインターリーバ−によって達
成できる。すなわち、データの順序を入れ換えるインタ
ーリーバ−において、ディンタル・パターンを発生する
第１のアドレス発生手段と、前記ディンタル・パターン
を受取り、あらかじめ定められた２・Ｎ（Ｎは正整数）
＠の多項式％式％（）および’Ｎ７１＠の整数’１＋ｄ２＋・・・、ｄＮ　　
に対して。

前記ティンタル・パターンを係数系列とす−る多項１式をｆ（Ｘ）として（＝ｌ（ｆ（ｘ）・ａｌ（ｘ）＋Ｊ
（ｘ））　　・２ａ２（Ｘ）＋ｂ２（Ｘ））　　−ａｇ（Ｘ）＋　　＋ｂ
　　（Ｘ）ｄＮ−’・ａ（Ｘ）　−１十ｂ（ｘ）　　をあらかじめ定められた多項式で割っ１
ヒ余りの係数系列を発生する第２のアドレス発生乎段と
、前記第１のアドレス発生手段と前記第２のアドレス発
生手段に接続され、各アドレス発生手段の出力に依存し
て前記データの１浪序を入れ換える転置手段とから成る
ことを特徴とするインターリーバ−である。

以下、本発明の実施例を示すフロック図を用いて本発明
の動作原理を詳しく説明する。説明をわかりやすくする
ために多項式の四則演算は２を法として行ない、Ｎ＝３
とする。また多項式Ａ　（Ｘ）をＢ　（Ｘ）で割った余
りをＡ　（ｘ）　（ｍｏｄ　Ｂ（ｘ）　）と書く。Ｎ１
（ｘ）を既約多項式とし、その次数をｍとおき、ｎ−２
−１とおく。ビットパターンは該ビットパターンを多項
式の係数系列と考えれば多項式に１対ｌに対応するので
、ビットパターンと多項式を同一視する。

第１図は本発明の第１の実施例を示すフロック図である
。第１のアドレス発生器１０１はｍビ、ト。

パターンを順次発生する。第２のアドレス発生器１０２
は入力端子１０５から入力される６Ｉｌｌ１１の多項式
３式％）１のアドレス発生器１０１の出力Ｙに対して（（Ｙ−ｄ
１’　　　　　　ｄ２ａｔ（ｘ）＋ｂｔ（ｘ））　　　−ａ２（ｘ）＋ｂｚ（
ｘ））　　・ａｓ（＊）＋ｂ３（ｘ）（ｍｏｄ　Ｍ（ｘ
）　）の係数系列を順次発生ずる。ここでｄ□とｄ２は
ｎと互いに素な数である。例えばｍが奇数ならばｄ、＝
ｄ、＝３　　、ｍが偶数ならばｄ１＝ｄ、＝５とおける
。前記第１のアドレス発生器１０１と前記第２のアドレ
ス発生器１０２の出力はいずれもｍビットパターンであ
るが、後ト己メモ９１０３のアドレスとりなす。メモリ
１０３は入力端子１０４から入力されたデータを順次、
前記第１のアドレス発生器１０１の発生するアドレスに
格納し、かつ前記第２のアドレス発生回路１０２０発住
するアドレスの内容を順次出力端子１０６に出力する。

前記多項式ａｘ（ｘ）、　ａｔ（ｘ）、　ａｇ（ｘ）、
ｂｘ（ｘ）、　ｂ２（ｘ）、　ｂｓ（ｘｉが暗号のキー
となる。

本実施例を用いて本発明の動作原理を説明・する。

前述したように、入換えによってデータを秘匿するには
入換えた後のデータの順序が入換える前の順序と大きく
異なること、及び異なるキーによる入換えの結果が互い
に大きく異なることが・必要である。まず、第１のアド
レス発生器１０１から出力される２つの異なるビットパ
ターンに対する第２のアドレス発生器１０２の出力する
２つのビットノ（ターンはズメｌ異なることを示す。第
１のアドレス発生器１０１の出力する２つのビット／（
ターンに対応する多項式をｆ（ｘ）　、　ｇ　（ｘｉと
おく。ａ、とｄ２はｎと互いに累なのでｄｌ　・ｅｌ　
（ｍｏｄ　ｎ　）＝ｄ２−　ｅ２（ｍｏｄｎ）＝１とな
るｅｌ、ｅ２が存在する。また、Ｍ（ｘ）は既約多項式
なので、ａ　１　（ｘ）ａ　１　（ｘ）　（ｍｏｄ　Ｍ
（ｘ））”　ａ２　（Ｘ）ａ２　（Ｘ）（ｍｏｄ　Ｍ（
ｘ）　）＝　ａｓ（ｘ）ａｇ（ｘ）　（ｍｏｄ　Ｍ（ｘ
）　’）となルａｔ（ｘ）、　ａ２（ｘ）、ａｓ（ｘ）
；Ａ：存在する。ココＴ　％　数ａを整数すで割った余
りをａ（ｒｎｏｄｂ＞とする。ｆ　（ｘ）とｇ　（ｘ）
に対する第２のアドレス発生器１０２の出力が等しいと
仮定する。このとき、両名からｂ　３　（Ｘ）を引き、
ａ　ｓ　（ｘ）　（ｍｏｄ　Ｍ（ｘ）　）　　を掛けｅ
７乗１次にｂ２（ｘ）を引き、ａ　２（ｘ）　（ｍｏｄ
　Ｍ（ｘ）　）を掛け８１来し、さらにｂｌ（ｘ）を引
きａ　ｔ　（ｘ）　（ｍｏｄ　Ｍ（ｘ）を掛ける。これ
らは全てＭ　（Ｘ）を法として行なう。すると最後にｆ
　（ｘ）とｇ（ｘ）が残るので、これらは等しくなって
しまう。

つまり第２のアドレス倫、生器の２つの出力が等しくな
るのは、第１のアドレス発生器の出力が青しいときに限
られる。

次に前記第１のアドレス発生器１０１の出力と前記第２
のアドレス発生器１０２の出力が等しくなることが少な
Ｇ、）ことを示す。Ｙ　＝　ｆ　（ｘｌのとき等しくな
ったとする。このとぎ第２のアドレス発生器１０２の出
力もｆ（幻となる。すなわち、（（（Ｙ−ａ。

ｄ！Ｓ　　　　　　ｄｔ（ｘ）＋　ｂ□（ｘ））　　　’　ａｔ（ｘ）＋ｂ２（
ｘ））　　　ｌ　ａｓ（ｘ）＋ｂｓ（ｘ）−ＹはＭ　（
Ｘ）を法としてＹ　＝　ｆ　（ｘ）という解をもつ。該
方程式はＹのｄ、・６７次の多項式なので、解は高々ｄ
１・ｄ’ｔ、ｌｌｂしか存在しない。従ってｄ□、ｄ、
を小さくすれ、ばよい。例えばｍが奇数のとき、ｄ１＝
ｄ２＝３とできるので、一致する個数は高々９　ｆｌＸ
ｊである。次に入力端子１０５への入力が異なるとき、
前記第２のアドレス発生器１０２の出力が等しくなるこ
とは少ないことを示す。前記入力端子１０５への入力を
ａｌ（Ｘ）、　ａｚ（Ｘ）、　ａｆｉ（Ｘ）、　ｂｌ（
Ｘ）、　ｂｔ（Ｘ）、　ｂｓ（ｘ）としたときと、ａ　
％（Ｘ）　、　ａ２’（Ｘ）　、　ａ　３’（Ｘ）　、
　ｂ＋’（ｘ）　。

ｂ２’（ｘ）　、　ｂ３’（ｘ）としたときのＹ　＝　
ｆ　（ｘ）　Ｋ対する前記第２のアドレス発生器１０２
の出力が等しいとする。

このときＹ　＝　ｆ　（ｘ）はＹのｄｌ・４２次以下の
多項式の根となる。従ってｄｌ・ｄ、を小さくすれば該
出力が一致することは少なくなる。

第１のアドレス発生器１０１はｍヒツトのカウンタ、ま
たはｍ段のＭ系列発生器′Ｔ：構成できる。Ｍ系列発生
器はゼロパターン以外の全ｍビットバクーンを発生する
もので詳しくは、宮用、岩則、今井著「符号理論」（昭
晃堂発行、昭和５４年版）の１２８頁〜１２！’１頁に
示されている。

第２図は第２のアドレス発生器１（〕２の１実施例を示
すフロック図である。図においてまずセレクタ２０１は
入力端子２０５へ入力された第１のアドレス発生器１０
１の出力Ｙを選択し、乗除算器２０２は、Ｙに対して入
力端子２０６から入゛力されたａ、　（、）　と入力端
子２０８から入力され７：　Ｍ　（Ｘ）　ｆ用いて’ｆ
　ｅ　Ｂ　。

（ｘ）’（ｍｏｄＭ（ｘ）　）を出力する。加算器２０
３は該出力に入力端子２０７に入力されたｂ　１　（、
）を加算してＹ−ａ。

（ｘ）＋ｂｔ（ｘ）（ｍｏｄＭ（ｘ））を出力する。ベ
キ乗剰余回路２０４は該出力に対して入力端子２０８か
らのΔ４（ｘ）と入力端子２１０からのｄｌを用いて（
Ｙ−ａ　、（ｘ）＋　ｂ　１　（ｘ））”（ｍｏｄ　Ｍ
（ｘ）　）を出力する。次にセレクタ２０１は１）ロ記
ベキ乗剰余回路２０４の出力を選択し、その出力を乗除
算器２０２は入力端子２０６からのａｚ（Ｘ）と入力ｄ
。

端子２０８からのＭ　（ｘ）　’ｅ用いて（Ｙ−ａｔ（
ｘ）＋ｂ＋（ｘ）　　−ａｚ（ｘ）　（ｍｏｄ　Ｍ（ｘ
）　）　　に変換し、それに加１ｉ２０３ｉ、を入力端
子２０７からのｂｔ（ｘ）を加算し、その結果をベキ乗
剰余回路２０４は入力端子２０８からのＭ　（Ｘ）と入
力端子２１０カらのｄ２ヲ用いて（（Ｙ−ａ　１　（ｘ
）十ｂ　１ｄ１ｄ２　　　　・（Ｘ））　　　’ａ２（Ｘ）＋ｂｚ（ｘ））、　　（ｍ
ｏｄＭ（ｘ））　　に変換して出力する。同様にして次
に入力端子２０６　、２０７に各々、、（ｘ）、、ｂｉ
（ｘ）が入力されたとき加算器２０３の出力は、（（Ｙ
−３１（ｘ）＋ｂｌ（ｘ）、）　　　＊　ａｚ（ｘ）＋
　ｂｔ（ｘ））”１・ａ３（ｘ）＋ｂ３（ｘ）（ｍｏｄＭ（ｘ））　）とな
る。これを出力端子２０９に出力する。該出力ｉ−メモ
リ１０３に入力される。入力端子２０６と２０７は、ま
とめて第１図の入力端子１０５になっている。

乗除算器２０２け前記文献の１１７頁〜１１８頁に載っ
ている乗除誘゛回路を用いる。

ベキ乗剰余回路は、例えは前記乗除算回路をｌ’Ａり返
し実行するか、または１９８２年８月１１日　（／（特
許出願した発明［多引式ベキ來剰余回麟」（出顯査号５
７−１３９３６８）　　を用いて軸ト成できる。

第１のアドレス発生器１０１あるい？’ｉ　ｆＡ　２の
アドレス発生器１０２は記憶装置で構成、することもで
きる。この場合には該アドレス発生器１０１あるいは１
０２の出力すべきアドレス系列を別に計玖しておいて、
記憶装置Ｋに格納しておき、８仮なときにｔ５も出せば
よい。

第１図に示しだ実施例において、メモリ１０３へのデー
タ書込を第２のアドレス発生器１（１２の１′１コカに
従って行ない、読出しを第１のアドレス発生器１０１の
出力に従って行なえば本発明の第２の実施例となる。第
１の実施例と第２の実施例ｉ−を互いに逆変換操作を行
なう。

メモリｌＯ３への書込は複数晶のデータを連続して行な
い、読出も同数ｆｌｉｉｌｌｌ続して杓なうのが通常で
ある。し力）し、１つのデータを人力するごとにに行な
う５２．るいはフぞＧ′Ｃ送佃但１１で１テークを入力
するごとに）■、出、書込、受信＋ｉｌｉ　”’ＣＩデ
ータを入力゛３′るごとＶ−摺込、１抗出を行なっても
よい。、さらに１つのデータごとで（・コなく、１都の
データ、例え０Ａ２つのデータごとでもよい。

斗発明の笑施％１の説明において、読切をわかりやすく
するためにへ＝３としたか、３以外の整数でもよい。土
た、多項式の係数の四則＠算も２を法とするとしてル１
′、明し、だが、力２７体上の７ｙ算でもよい。ガロア
体については前述の文献の９４頁〜１２１頁に述べられ
ているので説明を省略する。

また本発明Ｋｇいて常にａ　、　ＣＸ）＝　ａ　ｔ　（
ｘ）＝　−＝　ａ　１ｌ（ｘ）＝１と１ム］定するごと
もできる。このとき入力端子１０．５からｎ、　ｂｙ（
ｘｔ　、　ｂｔ（ｘ）　、・、　ｂＮ（ｘ）　　のみ入
力し、第？のアドレス発生器１０２の実施り１１から乗
除算器２０２を除いてセレクタ２０１の出力を加。算器
２０３へ直接入力することもできる。またＩｎ　”　１
とすると多項式は整数とみなすことができるので、本発
明は今まて゛の説明における多項式を整数に読み変えた
場合を含む。

メモリ１０３はワイヤの結線で構成することもできる。

すなわち、メモリ１０３の入力前と出力後ではデータの
順序が入れ換わっているだけであるから、ワイヤを使っ
て順序を入換えればよい。

以上の変更は全て不発明の範囲に含まれるものである。

以上、詳細に説明したように、本発明を用いればキーを
秘密にしておくことによりデータの順序を第３　＠　Ｗ
Ｃわからないように入換えることができ、通信に用いて
効果は便めて大きい。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すフロック図、第２
図は第２のアドレス発生器の１実施例を示すフロック図
である。図において、１０１は第１のアドレス発生器、
１０２は第２のアドレス発生器、１０３はメモリ、２０
１はセレクタ、２０２は乗除算器、２０３は加算鴛、２
０４はベキ乗剰余回路を各々示す。／θ５０３２１０　２０Ｂ

Claims

【特許請求の範囲】データの順序を入ル換えるインターリーバ−において、
ディジタル・パターンを発生する第１のアドレス発生手
段と、前記ディンタル・パターンを受取り、あらかじめ
定められた２・Ｎ（Ｎは正整数）飼の多項式”ｘ（ＸＬ
　ａ２（ｘＬ　”’　、　ａＮ（Ｘ）、　ｂｌ（Ｘ）。ｂ２（ｘ）　、　−、ｂＮ（ｘｉ　およびＮ−１ｔｙ、
の整数ｄ１　＋　ｄｊ＋・・・、ｄＮ、　　に対して前
記ディンタル・パターンを係数系列とする多項式をｆ　
（ｘ）として（・・・（（ｆ（ｘ）・ａｌ（ｘ）＋ｂｔ
（ｘ））”　・ａｔ（ｘ）＋　ｂ２（ｘ））ｄ２・ａＢ
　（ｘ）十−＝　十ｂＮ−□（ｘ））　”　・ａＮ（ｘ
）＋ｂＮ（ｘ）をあらかじめ定められた多項式で割った
余りの係数系列を発生する第２のアドレス発生手段と、
前記第１のアドレス発生手段と前記第２のアドレス発生
手段に接続され、各アドレス発生手段の出力に依存して
前記データの順序を入れ換える転置手段とから成ること
を特徴とするインターリーバ−０