JPS5913354A - Semiconductor device - Google Patents

Semiconductor device

Info

Publication number
JPS5913354A
JPS5913354A JP57121731A JP12173182A JPS5913354A JP S5913354 A JPS5913354 A JP S5913354A JP 57121731 A JP57121731 A JP 57121731A JP 12173182 A JP12173182 A JP 12173182A JP S5913354 A JPS5913354 A JP S5913354A
Authority
JP
Japan
Prior art keywords
semiconductor device
leads
mounting
semiconductor chip
fuses
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57121731A
Other languages
Japanese (ja)
Inventor
Hiroshi Iwai
洋 岩井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
Priority to JP57121731A priority Critical patent/JPS5913354A/en
Publication of JPS5913354A publication Critical patent/JPS5913354A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

PURPOSE:To prevent electrostatic breakdown before mounting effectively, and to operate the device normally at mounting by grounding at least one part of leads in the semiconductor device packaged through a member, which can be interrupted electrically, on mounting. CONSTITUTION:Fuses 6 are connected to bonding lines 5 connecting the leads 2... and bonding pads 4..., and the fuses 6 are grounded. The fuses 6 are grounded previously by being connected to a substrate region of a device such as a semiconductor chip 3. Consequently, even when electrostatic noises enter from the outside through the leads 2..., electrostatic noises are not applied to the internal circuit of the semiconductor chip 3 because the leads 2... are grounded through the fuses 6..., thus generating no electrostatic breakdown under the state before mount. When mounting is completed and the device is used actually, currents are flowed through the fuses 6 for melting it.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置、特にＬＳＩ　、（大規模集積回路
）に関し、より具体的にはその実装前における静電破壊
を防止した半導体装置に係る。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor device, particularly an LSI (large scale integrated circuit), and more specifically to a semiconductor device that prevents electrostatic damage before being mounted.

〔発明の技術的背景〕[Technical background of the invention]

ＬＳＩ等の半導体装置は、例えば第１図に示すような実
装形態に組立てて使用される。同図において１はエポキ
シ樹脂等の樹脂をモールドして形成された封止樹脂層で
ある。該封止樹脂層１の内部にはＬＳＩ等の半導体チッ
プ（図示せず）が気密封止されている。そして封止樹脂
層１の両側面からは一部封止樹脂層１内に埋め込まれた
多数のり−ド２・・・が外方に延出して形成されている
。これらリード２・・・の夫々は封止樹脂層１の内部で
前記半導体チップと電気的に接続されている。この接続
の状態は第２図に示す通りである。第２図において、３
は前記封止樹脂層１内に気密封止された半導体チップで
ある。該半導体チップ３の周縁部には内部回路に接続し
たボンディング／ｌラド４・・・が形成されている。2. Description of the Related Art Semiconductor devices such as LSIs are used after being assembled into a mounting form as shown in FIG. 1, for example. In the figure, 1 is a sealing resin layer formed by molding a resin such as epoxy resin. A semiconductor chip (not shown) such as an LSI is hermetically sealed inside the sealing resin layer 1 . From both sides of the sealing resin layer 1, a large number of glues 2 partially embedded in the sealing resin layer 1 are formed extending outward. Each of these leads 2 . . . is electrically connected to the semiconductor chip inside the sealing resin layer 1 . The state of this connection is as shown in FIG. In Figure 2, 3
is a semiconductor chip hermetically sealed within the sealing resin layer 1. At the peripheral edge of the semiconductor chip 3, bonding pads 4 connected to internal circuits are formed.

そし−Ｃ１このピンディングツ＋ツド４・・・の夫々は
ボンディングワイヤ５・・・を介して前記リート°５・
・・と接続されている。-C1 Each of these pins + pins 4... is connected to the lead 5, via the bonding wire 5...
...is connected.

上記の半導体装置はプリント回路基板に設けられたソケ
ット内に前記リード５・・・を挿入して実装される。The above semiconductor device is mounted by inserting the leads 5 into sockets provided on a printed circuit board.

なお、半導体装置の実装形態としては上記の樹脂封止ノ
９ッケージによるものの他、セラミックパッケージにぶ
るもの等が用いられている。In addition to the above-mentioned resin-sealed package, the semiconductor device is mounted in a ceramic package.

〔背景技術の問題点〕[Problems with background technology]

ところで上記の実装形態にノヤッケージングされた半導
体装置では、外部に延出した歩リード２・・・に例えば
他の物体との摩擦等により静電気が発生し、ソケット等
に実装するまでに半導体チップ３の内部回路がこの静電
気によって破壊されてし壕うといった問題がある。即ち
、リード２・・・に発生した静電気はデンディングワイ
ヤ５および？ンディングｉ４ッド４を介して半導体チツ
ｆ３の内部回路に印加されるが、この静電気の電圧は内
部回路の耐圧よりも著しく高いため、内部回路を構成す
る素子（トランジスタ、Ｐｎ接合等）、多結晶シリコン
配線あるいはアルミニウム配線等が破壊されてしまうの
である。By the way, in the semiconductor device packaged in the above-mentioned mounting form, static electricity is generated on the externally extending lead 2 due to friction with other objects, etc., and the semiconductor chip is There is a problem in that the internal circuit of No. 3 is destroyed by this static electricity. In other words, the static electricity generated in the leads 2... is transferred to the ending wires 5 and ? The voltage of this static electricity is applied to the internal circuit of the semiconductor chip f3 through the terminal i4, but since the voltage of this static electricity is significantly higher than the withstand voltage of the internal circuit, the elements (transistors, Pn junctions, etc.) constituting the internal circuit, Crystalline silicon wiring, aluminum wiring, etc. are destroyed.

このような静電破壊を最も受は易・いのはＭＯＳトラン
ジスタのｆ−）酸化膜であるが、ダート酸化膜の膜厚が
薄い１１どその傾向は顕著になる。It is the f-) oxide film of the MOS transistor that is most susceptible to such electrostatic damage, but the tendency becomes more pronounced in 11 where the dirt oxide film is thin.

そして、ＭＯ８型ＬＳＩではその高集積化に伴ってダー
ト酸化膜の膜厚が極めて薄くなって来ているため、上記
静電破壊の防止は寸すまず重要な課題となっている。In MO8 type LSIs, the thickness of the dirt oxide film has become extremely thin as the integration becomes higher, so prevention of the electrostatic discharge damage has become an extremely important issue.

これに対して、静電破壊を防止するために従来から様々
な入力保護回路が提案されてきたが、未だ充分にその目
的を達成し得る状態には至っておらず、前述のようにＬ
ＳＩの高集積化と共に事態はいよいよ厳しくなっている
のが現状である。In response to this, various input protection circuits have been proposed in the past to prevent electrostatic damage, but they have not yet reached a state where they can fully achieve their purpose, and as mentioned above, L
The current situation is that the situation is becoming increasingly severe as SI becomes more highly integrated.

なお、上記の静電破壊はリード５・・・の総てについて
均等に生じる訳ではなく、半導体チップ内に形成された
電源ライン（Ｖｃｃ　）やアースライン（Ｖ＋＋ｓ　）
等、キャノやシタンスの大きい拡散配線層に接続されて
いるリード５については生じ難く、他方、小さなキャパ
シタンスしかもたない部分に接続されている入力ビンや
出力ビン等のリード５に関して静電破壊を生じる傾向が
大きい。Note that the electrostatic damage described above does not occur equally on all leads 5..., but on the power supply line (Vcc) and ground line (V++s) formed within the semiconductor chip.
Electrostatic damage is less likely to occur for leads 5 connected to capacitors or diffusion wiring layers with large capacitance, while electrostatic damage occurs for leads 5 of input bins, output bins, etc. that are connected to parts with only small capacitance. There is a strong tendency.

また、上述のような静電破壊は半導体装置を実装した状
態ではほとんど発生しない。Furthermore, the electrostatic damage described above hardly occurs when a semiconductor device is mounted.

〔発明の目的〕[Purpose of the invention]

本発明ば上記事情に鑑みてなされたもので、パッケージ
にアセンブリーした後、ソケット等に実装するまでの間
に生じる静電破壊を効果的に防止できる半導体装置を提
供するものである。The present invention has been made in view of the above circumstances, and it is an object of the present invention to provide a semiconductor device that can effectively prevent electrostatic damage that occurs after it is assembled into a package and before it is mounted in a socket or the like.

なお、実装された状態でも種々のサージ電圧が印加され
るが、このサージ電圧は上述の静電気に比較すれば波高
が小さく、従来の入力保護回路で充分に吸収することが
できる。従って、本発明は従来の入力保護回路と併用さ
れるべきものである。Although various surge voltages are applied even in the mounted state, the wave height of these surge voltages is small compared to the above-mentioned static electricity, and can be sufficiently absorbed by a conventional input protection circuit. Therefore, the present invention should be used in conjunction with conventional input protection circuits.

〔発明の概要〕[Summary of the invention]

本願の第１発明は、ノヤツケージングされた半導体装置
におけるリードの少なくとも一部が、実装時には電気的
に遮断され得る部材を介してアースされていることを特
徴とする半導体装置である。なおここでのアースは一般
的なアースの他に容量の大きい電源ピンへの接続によっ
て行ってもよい。A first invention of the present application is a semiconductor device characterized in that at least a portion of the leads in the caged semiconductor device are grounded via a member that can be electrically cut off during mounting. Note that the grounding here may be performed by connecting to a large capacity power supply pin in addition to the general grounding.

上記のようにアースされているリードに静電気が発生し
たとしても、この静電気は直ちにアースされて半導体チ
ップの内部回路には印加さ′れないから静電破壊を回避
することができる。Even if static electricity is generated on the grounded leads as described above, this static electricity is immediately grounded and is not applied to the internal circuits of the semiconductor chip, thereby avoiding electrostatic damage.

また、実装時にはこのアースを遮断するととＫより、実
装された半導体装置は従来と全く同様に動作することが
できる。Furthermore, if this grounding is interrupted during mounting, the mounted semiconductor device can operate in exactly the same manner as before.

本願の第２発明は、パッケージングされた半導体装置に
おけるリードの少なくとも一部が、実装時には電気的に
導通状態とすることができる非導通部材を介して半導体
チップの内部回路に接続されていることを特徴とする半
導体装置である。A second invention of the present application is that at least a portion of the leads in the packaged semiconductor device are connected to the internal circuit of the semiconductor chip via a non-conductive member that can be electrically conductive during mounting. This is a semiconductor device characterized by:

このような非導通部材を介在して内部回路に接続されて
いるリードに静電気が発生したとしても、この静電気は
内部回路に印加されないから静電破壊を生じることはな
い。まだ、実装時にはこの非導通部材を導通状態に変化
させることによシ、実装された半導体装置は従来通り正
常に動作させることができる。Even if static electricity is generated in the lead connected to the internal circuit through such a non-conducting member, this static electricity is not applied to the internal circuit, and therefore no electrostatic damage occurs. However, by changing this non-conductive member to a conductive state during mounting, the mounted semiconductor device can operate normally as before.

第１発明および第２発明の両者とも総てのリードについ
て上述した夫々の構成を採用することが望ましいが、場
合によっては電源ピン等のように静電破壊を生じ難いリ
ードについては従来通りの構成としてもよい。In both the first invention and the second invention, it is desirable to adopt the respective configurations described above for all leads, but in some cases, the conventional configuration may be used for leads that are unlikely to cause electrostatic damage, such as power supply pins. You can also use it as

〔発明の実施例〕[Embodiments of the invention]

第３図は本願第１発明による半導体装置の一実施例を示
す説明図である。この実施例においては、リード２・・
・とゲンディングノやラド４・・・を接続するボンディ
ングライン５にヒユーズ６が接続され、該ヒユーズ６は
アースされている。FIG. 3 is an explanatory diagram showing an embodiment of the semiconductor device according to the first invention of the present application. In this example, lead 2...
A fuse 6 is connected to a bonding line 5 that connects the wire and the wire 4, and the fuse 6 is grounded.

ヒユーズ６は通常の金属ヒユーズでもよいし、多結晶シ
リコンヒユーズ等の他の物質からなるヒユーズでもよい
。このヒユーズ６は例えば半導体チッｆ３の基板領域に
接続することにょシアースしておくのが好ましい。その
他の構成は総て第１図および第２図で説明した従来の半
導体装置と同様である。The fuse 6 may be an ordinary metal fuse or a fuse made of other materials such as a polycrystalline silicon fuse. It is preferable that this fuse 6 be connected to, for example, the substrate region of the semiconductor chip f3. All other configurations are similar to the conventional semiconductor device described in FIGS. 1 and 2.

上記構成からなる半導体装置では、リード２・・・を通
して外部から静電ノイズが入って来たとしても、リード
２・・・はヒユーズ６・・・を介してアースされている
から半導体チツｆ３の内部回路に静電ノイズは印加され
ず、従って、実装前の状態での静電破壊は生じない。ま
た、この半導体装置を実装し終って実際に使用する際に
は、ヒユーズ６に電流を流してこれを切断すれば各リー
ド２・・・および各ピンディングノセッド４・・・の夫
々はアースから分離され、従って通常の半導体装置と同
様に動作させることができる。In the semiconductor device having the above configuration, even if electrostatic noise enters from the outside through the leads 2..., the leads 2... are grounded via the fuse 6..., so the semiconductor chip f3 No electrostatic noise is applied to the internal circuit, so electrostatic damage does not occur before mounting. Moreover, when this semiconductor device is actually used after being mounted, if a current is applied to the fuse 6 and it is cut off, each lead 2 and each pinned node 4 are grounded. Therefore, it can be operated in the same way as a normal semiconductor device.

第４図および第５図は夫々第３図の実施例の変形例を示
す説明図である。これらの変形例に示すように、第３図
中のヒユーズ６は半導体チップ３の内部に形成してもよ
く（第４図）、またリード２・・・に接続して設けても
よい（第５図）。FIGS. 4 and 5 are explanatory diagrams showing modifications of the embodiment shown in FIG. 3, respectively. As shown in these modified examples, the fuse 6 in FIG. 3 may be formed inside the semiconductor chip 3 (FIG. 4), or may be provided connected to the leads 2 . Figure 5).

第６図は本願第１発明による半導体装置の他の実施例を
示す説明図である。この実施例ではΦ 第３図におけるヒユーズ６・・・代りにディプリーショ
ンタイプのＭＯＳ　）ランジスタ？・・・を介してアー
スされている。その他の構成は総て第３図の実施例と同
様である。この実施例において、ディシリ−ジョンタイ
プのＭＯＳ　）ランジスタフ・・・はダート電極に電圧
が印加されていない実装前の状態で導通している。従っ
て、実装前の静電破壊を有効に防止できると共に、実装
時にはＭＯＳ　）ランジスタフのダート電極に電圧を印
加してこれを非導通状態とすることができるから、実装
された半導体装置を正常に動作させることができる。な
お、この実施例についてもＭＯＳ　トランジスタ７を半
導体チッｆ３の内部に形成したり、またリード２・・・
に直接接続するといっだ変形例が可能である。FIG. 6 is an explanatory diagram showing another embodiment of the semiconductor device according to the first invention of the present application. In this embodiment, the fuse 6 in Fig. 3 is replaced by a depletion type MOS) transistor? It is grounded via... All other configurations are the same as the embodiment shown in FIG. In this embodiment, the dispersion type MOS transistor () is conductive in a state before mounting when no voltage is applied to the dart electrode. Therefore, it is possible to effectively prevent electrostatic damage before mounting, and at the time of mounting, it is possible to apply a voltage to the dart electrode of the MOS (MOS) to make it non-conductive, so that the mounted semiconductor device can operate normally. can be done. In this embodiment as well, the MOS transistor 7 is formed inside the semiconductor chip f3, and the leads 2...
A further variation is possible by connecting directly to the .

第７図は本願第２発明による半導体装置の一実施例を示
す説明図である。この実施例ではり−ド２・・・とデン
ディングパッド４・・・との間がエンハンスメント型の
ＭＯＳ　）ランジスタ８を介して接続されている。その
他の構成は総て第１図および第２図について説明した従
来の半導体装置と同様である。この構成によれば、エン
ハンスメント型のＭＯＳ　）ランジスタ８がそのタート
電極に電圧が印加されていない実装前の状態で非導通状
態になっているから、この状態でリード２・・・に発生
した静電気は内部回路に印加されず、従って実装前の静
電破壊を防止することができる。他方、この半導体装置
を実装した状態においてはＭＯＳ　）ランジスタ８のダ
ート電極に電圧を印加してこれを常時導通させることが
可能であり、従って実装時にはリード２・・・とポンデ
ィングパッド４を導通させて半導体装置を正常に動作さ
せることができる。なお、この実施例において、エンハ
ンスメント型のＭＯＳ　）ランジスタ８を半導体チップ
３の内部に形成した変形例も可能である。FIG. 7 is an explanatory diagram showing an embodiment of a semiconductor device according to the second invention of the present application. In this embodiment, the pads 2 and 4 are connected via enhancement type MOS transistors 8. All other configurations are similar to the conventional semiconductor device described with reference to FIGS. 1 and 2. According to this configuration, since the enhancement type MOS transistor 8 is in a non-conducting state before mounting with no voltage applied to its start electrode, static electricity is generated in the leads 2 in this state. is not applied to the internal circuit, thus preventing electrostatic damage before mounting. On the other hand, when this semiconductor device is mounted, it is possible to apply a voltage to the dirt electrode of the MOS transistor 8 to make it conductive at all times, so that the leads 2 and the bonding pads 4 are kept conductive during mounting. This allows the semiconductor device to operate normally. Note that a modification of this embodiment in which the enhancement type MOS transistor 8 is formed inside the semiconductor chip 3 is also possible.

第８図は第２発明による半導体装置の他の実施例を示す
説明図である。この実施例では第７図におけるエンハン
スメント型のＭＯＳ　）ランジスタ８の代りに、ＦＡＭ
ＯＳトランジスタ（フローティングダ＝トアパランシイ
ンジェクションＭＯ８）ランジスタ）９が用いられてい
る。その他の構成は第７図の実施例と同じである。この
実施例においても実装前の状態では第７図の実施例同様
に静電破壊を防止できる。また、ＦＡＲ４０Ｓトランジ
スタ９は不揮発性メモリー素子としての機能を有してい
るから、実装に際して一度その制御電極とドレインとの
間に電圧を印加してこれを導通させれば、その後は同等
電圧を印加しなくとも導通状態が維持され、実装された
半導体装置を正常に動作させることができるという利点
を有する。なお、この実施例においてはＦＡＭＯ８）ラ
ンジスタ９の代りにＭＮＯＳ　）ランソスタ、　ＭＡＯ
８）ランジスタ、　ＭＮＣＯ８）ランジスタ等、不揮発
性メモリー素子としての機能を有する種種のトランジス
タを用いることができる。また、これらの不揮発性メモ
リー素子を半導体チップ３の内部に形成することも可能
である。FIG. 8 is an explanatory diagram showing another embodiment of the semiconductor device according to the second invention. In this embodiment, instead of the enhancement type MOS transistor 8 in FIG.
An OS transistor (floating aperture injection MO8 transistor) 9 is used. The rest of the structure is the same as the embodiment shown in FIG. In this embodiment as well, electrostatic damage can be prevented before mounting, as in the embodiment shown in FIG. In addition, since the FAR40S transistor 9 has a function as a nonvolatile memory element, once a voltage is applied between its control electrode and drain to make it conductive during mounting, the same voltage can be applied thereafter. This has the advantage that the conductive state can be maintained even if the semiconductor device is not connected, and the mounted semiconductor device can operate normally. In addition, in this embodiment, instead of FAMO8) transistor 9, MNOS) transistor, MAO
8) Transistor, MNCO 8) Various types of transistors having a function as a nonvolatile memory element, such as a transistor, can be used. It is also possible to form these nonvolatile memory elements inside the semiconductor chip 3.

〔発明の効果〕〔Effect of the invention〕

以上詳述したように、本発明の半導体装置は実装前の静
電破壊を有効に防止でき、かつ実装時には全く正常に動
作することができる。従って、本発明によれば特にＭＯ
８型ＬＳＩにおいて重要な課題であった静電破壊の問題
を解決し、ひいてはその更なる高集積化に多大な貢献を
なし得る等、顕著な効果を得ることができるものである
。As described in detail above, the semiconductor device of the present invention can effectively prevent electrostatic damage before mounting, and can operate completely normally during mounting. According to the invention, therefore, in particular M.O.
It is possible to obtain remarkable effects, such as solving the problem of electrostatic discharge damage, which was an important issue in 8-inch LSIs, and making a significant contribution to higher integration.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はノヤッケージにアセンブリーされた従来の半導
体装置の外観を示す斜視図、第２図は第１図の従来の半
導体装置におけるリードと半導体テップとの間の接続状
態を示す説明図、第３図は本願第１発明による半導体装
置の一実施例を示す説明図であυ、第４図および第５図
はその変形例を示す説明図、第６図は本願第１発明の他
の実施例を示す説明図、第７図は本願第２発明による半
導体装置の一実施例を示す説明図、第８図は本願第２発
明の他の実施例を示す説明図である。 １・・・封止樹脂層、２・・・リード、３・・・半導体
チップ、４・・・ビンディングパッド、５・・・ボンデ
ィングワイヤ、６・・・ヒユーズ、７・・・ディシリ−
ジョンタイソノＭＯＳトランジスタ、８・・・エンハン
スメントタイプのＭＯＳ　）ランジスタ、９・・−ＦＡ
ＭＯＳトランジスタ。FIG. 1 is a perspective view showing the external appearance of a conventional semiconductor device assembled in a noyackage, FIG. The figure is an explanatory diagram showing one embodiment of the semiconductor device according to the first invention of the present application, FIGS. 4 and 5 are explanatory diagrams showing modifications thereof, and FIG. FIG. 7 is an explanatory diagram showing one embodiment of the semiconductor device according to the second invention of the present application, and FIG. 8 is an explanatory diagram showing another embodiment of the second invention of the present application. DESCRIPTION OF SYMBOLS 1... Sealing resin layer, 2... Lead, 3... Semiconductor chip, 4... Binding pad, 5... Bonding wire, 6... Fuse, 7... Desire
John Tysono MOS transistor, 8...Enhancement type MOS) transistor, 9...-FA
MOS transistor.

Claims (6)

【特許請求の範囲】[Claims] （１）外方に延出しだ複数のリードを具備した外囲器内
部又は表面に半導体チップを有し、前記複数のリードの
夫々をこの半導体チップの内部回路に接続した半導体装
置において、前記複数のリードの少なくとも一部を実装
時には電気的に非導通とすることが可能な導通部材を介
してアースしたことを特徴とする半導体装置。(1) In a semiconductor device having a semiconductor chip inside or on the surface of an envelope having a plurality of leads extending outward, each of the plurality of leads is connected to an internal circuit of the semiconductor chip. A semiconductor device characterized in that at least a part of the leads of the semiconductor device are grounded via a conductive member that can be electrically non-conductive when mounted. （２）前記実装時には電気的に非導通とすることが可能
な導通部材としてヒユーズを用いたことを特徴とする特
許請求の範囲第（１）項記載の半導体装置。(2) The semiconductor device according to claim (1), wherein a fuse is used as a conductive member that can be electrically non-conductive during the mounting. （３）前記実装時には電気的に非導通とすることが可能
な導通部材としてディシリ−ジョンタイプのＭＯＳ　ｌ
−ランジスタを用いたことを特徴とする特許請求の範囲
第（１）項記載の半導体装置。(3) Discretion type MOS l as a conductive member that can be electrically non-conductive during mounting.
- A semiconductor device according to claim (1), characterized in that a transistor is used. （４）外方に延出した複数のリードを具備した外囲器内
部又は表面に半導体チップを有し、前記複数のリードの
夫々をこの半導体チップの内部回路に接続した半導体装
置において、前記複数のリードの少なくとも一部と前記
半導体プツシの内部回路との間に実装時には電気的に導
通させることが可能な非導通部材を介在させたことを特
徴とする半導体装置。(4) In a semiconductor device having a semiconductor chip inside or on the surface of an envelope having a plurality of leads extending outward, each of the plurality of leads is connected to an internal circuit of the semiconductor chip, A semiconductor device characterized in that a non-conducting member is interposed between at least a part of the leads and an internal circuit of the semiconductor pushbutton, which can be electrically connected during mounting. （５）前記実装時には電気的に導通させることが可能な
非導通部材としてエンハンスメントタイプのＭＯＳ　）
ランジスタを用いたことを特徴とする特許請求の範囲第
（４）項記載の半導体装置。(5) Enhancement type MOS as a non-conductive member that can be electrically conductive when mounted.
The semiconductor device according to claim (4), characterized in that a transistor is used. （６）　　前記実装時には電気的に導通させることが可
能な非導通部材として不揮発性メモリー素子を用いたこ
とを特徴とする特許請求の範囲第（４）項記載の半導体
装置。(6) The semiconductor device according to claim (4), wherein a non-volatile memory element is used as the non-conductive member that can be electrically conductive during the mounting.
JP57121731A 1982-07-13 1982-07-13 Semiconductor device Pending JPS5913354A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57121731A JPS5913354A (en) 1982-07-13 1982-07-13 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57121731A JPS5913354A (en) 1982-07-13 1982-07-13 Semiconductor device

Publications (1)

Publication Number Publication Date
JPS5913354A true JPS5913354A (en) 1984-01-24

Family

ID=14818481

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57121731A Pending JPS5913354A (en) 1982-07-13 1982-07-13 Semiconductor device

Country Status (1)

Country Link
JP (1) JPS5913354A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001047017A1 (en) * 1999-12-22 2001-06-28 Koninklijke Philips Electronics N.V. Integrated circuit with removable esd protection
WO2014055777A1 (en) * 2012-10-05 2014-04-10 Qualcomm Incorporated Electrostatic protection for stacked multi-chip integrated circuits
EP4057344A1 (en) * 2021-03-12 2022-09-14 Infineon Technologies Austria AG Semiconductor package with temporary esd protection element

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001047017A1 (en) * 1999-12-22 2001-06-28 Koninklijke Philips Electronics N.V. Integrated circuit with removable esd protection
WO2014055777A1 (en) * 2012-10-05 2014-04-10 Qualcomm Incorporated Electrostatic protection for stacked multi-chip integrated circuits
CN104737288A (en) * 2012-10-05 2015-06-24 高通股份有限公司 Electrostatic protection for stacked multi-chip integrated circuits
JP2015532534A (en) * 2012-10-05 2015-11-09 クアルコム，インコーポレイテッド Static electricity protection of stacked multichip integrated circuits.
US9184130B2 (en) 2012-10-05 2015-11-10 Qualcomm Incorporated Electrostatic protection for stacked multi-chip integrated circuits
EP4057344A1 (en) * 2021-03-12 2022-09-14 Infineon Technologies Austria AG Semiconductor package with temporary esd protection element
US11664334B2 (en) 2021-03-12 2023-05-30 Infineon Technologies Austria Ag Semiconductor package with temporary ESD protection element

Similar Documents

Publication Publication Date Title
US5930098A (en) Multichip semiconductor structures with interchip electrostatic discharge protection, and fabrication methods therefore
US6337579B1 (en) Multichip semiconductor device
US4930037A (en) Input voltage protection system
US5361185A (en) Distributed VCC/VSS ESD clamp structure
US6043539A (en) Electro-static discharge protection of CMOS integrated circuits
JP2012186484A (en) Integrated circuit including esd circuits for multi-chip module and method therefor
JP3116916B2 (en) Circuit device and method of manufacturing the same
KR100271992B1 (en) Lead frame with electrostatic discharge protection and a process for making the lead frame, and a packaged semiconductor device
JPS5913354A (en) Semiconductor device
JPS5913353A (en) Semiconductor device
JPH05218289A (en) Method for protection of semiconductor power die and protective circuit mounted on lead part of power device
JP3886905B2 (en) Semiconductor parts with ESD protection
US5808343A (en) Input structure for digital integrated circuits
JPH11163247A (en) Semiconductor device and lead frame
JP3304283B2 (en) Semiconductor integrated circuit device
JP2634978B2 (en) Lead frame with protection element
JPS61180470A (en) Semiconductor integrated circuit device
JP3006627B2 (en) Overvoltage protection circuit
JP2003124333A (en) Semiconductor ic chip
JPH06188380A (en) Semiconductor integrated circuit device
JPH1140746A (en) Surge protection circuit device and semiconductor element structure therefor
JPS62166557A (en) Protective device against electrostatic breakdown of semiconductor
JPS59182567A (en) Metal oxide semiconductor integrated circuit device
JPH036864A (en) Semiconductor device protector
JP2001345426A (en) Semiconductor device