JPS5913353A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5913353A JPS5913353A JP12172882A JP12172882A JPS5913353A JP S5913353 A JPS5913353 A JP S5913353A JP 12172882 A JP12172882 A JP 12172882A JP 12172882 A JP12172882 A JP 12172882A JP S5913353 A JPS5913353 A JP S5913353A
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- Japan
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- leads
- package
- semiconductor device
- semiconductor chip
- envelope
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置、特にＬＳＩ （大規模集積回路）
に関し、よυ具体的にはその実装前における静電破壊を
防止した半導体装置に係る。
に関し、よυ具体的にはその実装前における静電破壊を
防止した半導体装置に係る。
ＬＳＩ等の半導体装置は、例えば第１図に示すような実
装形態に組立てて使用される。同図において、１はエポ
キシ樹脂等の樹脂をモールドして形成された封止樹脂層
である。該封止樹脂層１の内部にはＬＳＩ等の半導体チ
ップ（図示せず）が気密封止されている。そして封止樹
脂層１の両側面からは一部封止樹脂層１内に埋め込まれ
た多数のり−ド２・・・が外方に延出して形成されてい
る。これらリード２・・・の夫々は封止樹脂層１の内部
で前記半導体チップと電気的に接わ゛［されている。
装形態に組立てて使用される。同図において、１はエポ
キシ樹脂等の樹脂をモールドして形成された封止樹脂層
である。該封止樹脂層１の内部にはＬＳＩ等の半導体チ
ップ（図示せず）が気密封止されている。そして封止樹
脂層１の両側面からは一部封止樹脂層１内に埋め込まれ
た多数のり−ド２・・・が外方に延出して形成されてい
る。これらリード２・・・の夫々は封止樹脂層１の内部
で前記半導体チップと電気的に接わ゛［されている。
上記の半導体装置はプリント回路基板に設けられたソケ
ット内に前記リード５・・・を挿入して実装される。
ット内に前記リード５・・・を挿入して実装される。
なお、半導体装置の実装形態としては上記の樹脂封止パ
ッケージによるものの他、セラミック・マツサージによ
るもの等が用いられている。
ッケージによるものの他、セラミック・マツサージによ
るもの等が用いられている。
ところで上記の実装形態にパッケージングされた半導体
装置では、外部に延出したりリード２・・・に例えば他
の物体との摩擦等によシ靜電気が発生し、ソケット等に
実装するまでに半導体チップ３の内部回路がこの静電気
によって破壊されてしまうといった問題がおる。即ち、
リード２・・・Ｋ発生した静電気は封止樹脂層１内の前
記図示しない半導体チップの内部回路に印加されるが、
この静電気の電圧は内部回路の耐圧よシも著しく高いた
め、内部回路を構成する素子（トランジスタ、ｐｎ接合
等）、多結晶シリコン配線あるいはアルミニウム配線等
が破壊されてしまうのである。このような静電破壊を最
も受ケ易いのはＭＯＳ トランジスタのゲート酸化膜で
あるが、ダート酸化膜の膜厚が薄いほどその傾向は顕著
になる。そして、ＭＯ８型ＬＳＩではその高集積化に伴
ってダート酸化膜の膜厚が極めて薄くなって来ているた
め、上記静電破壊の防止はますます重要な課題となって
いる。
装置では、外部に延出したりリード２・・・に例えば他
の物体との摩擦等によシ靜電気が発生し、ソケット等に
実装するまでに半導体チップ３の内部回路がこの静電気
によって破壊されてしまうといった問題がおる。即ち、
リード２・・・Ｋ発生した静電気は封止樹脂層１内の前
記図示しない半導体チップの内部回路に印加されるが、
この静電気の電圧は内部回路の耐圧よシも著しく高いた
め、内部回路を構成する素子（トランジスタ、ｐｎ接合
等）、多結晶シリコン配線あるいはアルミニウム配線等
が破壊されてしまうのである。このような静電破壊を最
も受ケ易いのはＭＯＳ トランジスタのゲート酸化膜で
あるが、ダート酸化膜の膜厚が薄いほどその傾向は顕著
になる。そして、ＭＯ８型ＬＳＩではその高集積化に伴
ってダート酸化膜の膜厚が極めて薄くなって来ているた
め、上記静電破壊の防止はますます重要な課題となって
いる。
これに対して、静電破壊を防止するために従来から様々
な入力保護回路が提案されてきたが、未だ充分にその目
的を達成し得る状態には至っておらず、前述のようにＬ
ＳＩの高集積化と共に事態はいよいよ厳しくなっている
のが現状である。
な入力保護回路が提案されてきたが、未だ充分にその目
的を達成し得る状態には至っておらず、前述のようにＬ
ＳＩの高集積化と共に事態はいよいよ厳しくなっている
のが現状である。
なお、上記の静電破壊はり−ドλ・・・の総てについて
均等に生じる訳ではなく、半導体チップ内に形成された
電源ライン（Ｖｃｃ ）やアースライン（Ｖｓ＋＋）等
、キャ／’Ｐシタンスの大きい拡散配線層に接続されて
いるリード２については生じ難く、他方、小さなキャパ
シタンスしかもたない部分に接続されている入力ビンや
出力ビン等のリード２に関して静電破壊を生じる傾向が
大きい。
均等に生じる訳ではなく、半導体チップ内に形成された
電源ライン（Ｖｃｃ ）やアースライン（Ｖｓ＋＋）等
、キャ／’Ｐシタンスの大きい拡散配線層に接続されて
いるリード２については生じ難く、他方、小さなキャパ
シタンスしかもたない部分に接続されている入力ビンや
出力ビン等のリード２に関して静電破壊を生じる傾向が
大きい。
また、上述のような静電破壊は半導体装置を実装した状
態ではほとんど発生しない。
態ではほとんど発生しない。
本発明は上記事情に鑑みてガされたもので、パッケージ
にアセンブリーした後、ソケット等に実装するまでの間
に生じる静電破壊を効果的に防止できる半導体装置を提
供するものである。
にアセンブリーした後、ソケット等に実装するまでの間
に生じる静電破壊を効果的に防止できる半導体装置を提
供するものである。
なお、実装された状態でも種々のサージ電圧が印加され
るが、このサージ電圧は上述の静電気に比較すれば波高
が小さく、従来の入力保護回路で充分に吸収することが
できる。従って、本発明は従来の入力保護回路と併用さ
れるべきものである。
るが、このサージ電圧は上述の静電気に比較すれば波高
が小さく、従来の入力保護回路で充分に吸収することが
できる。従って、本発明は従来の入力保護回路と併用さ
れるべきものである。
本発明はパッケージにアセンブリーされた半導体装置の
複数のリードを、実装前の状態では電源ビンまたはアー
スビンの少なくとも一方を含めで互いに電気的に接続す
ることにより実装前の静電破壊を防止すると共に、実装
時には各リードを電気的に分離して半導体装Ｗｔが正常
に動作し得るようにしたものである。
複数のリードを、実装前の状態では電源ビンまたはアー
スビンの少なくとも一方を含めで互いに電気的に接続す
ることにより実装前の静電破壊を防止すると共に、実装
時には各リードを電気的に分離して半導体装Ｗｔが正常
に動作し得るようにしたものである。
上記のように複数のリードを互いに電気的に接続子るこ
とによシ各リードに接続されている半導体チップ内のキ
ヤ・母シタンス成分が合体され、従って各リーｒは電源
ビンまたはアースビンに関する大きなキャ）４シタンス
成分をも含む更に大きな共通のキャパシタンスに接続さ
れることになる。この結果、静電破壊を生じ易い入出力
ビンに関してもその静電破壊耐圧は顕著に向上し、実装
前における静電破壊を防止することができる。
とによシ各リードに接続されている半導体チップ内のキ
ヤ・母シタンス成分が合体され、従って各リーｒは電源
ビンまたはアースビンに関する大きなキャ）４シタンス
成分をも含む更に大きな共通のキャパシタンスに接続さ
れることになる。この結果、静電破壊を生じ易い入出力
ビンに関してもその静電破壊耐圧は顕著に向上し、実装
前における静電破壊を防止することができる。
上記のように実装前には複数のリードを電気的に接続し
、かつ実装時には各リード間を電気的に分離する手段と
しては、前記複数のリードの夫々に接触すると共に実装
時には各リードから離間し得る共通の導電部材を用いる
。この導電部材はパッケージに付設してもよく、また半
導体装置とは別個の部材としてもよい。
、かつ実装時には各リード間を電気的に分離する手段と
しては、前記複数のリードの夫々に接触すると共に実装
時には各リードから離間し得る共通の導電部材を用いる
。この導電部材はパッケージに付設してもよく、また半
導体装置とは別個の部材としてもよい。
第え図は本発明の一実施例になる半導体装置を示す斜視
図である。同図において、１１は樹脂モールド層あるい
はセラミック類の外囲器である。該外囲器１ノの内部に
は図示しない半導体チップが気密封止されておシ、この
半導体チップの内部回路に電気的に接続されたリード１
２・・・が外肝器１１の対向する両側壁から外部に延出
されている。これらのリード１２・・・は下方に向けて
折り曲げらり、ている。そして、外囲器１ノの上方から
はその側壁に沿って環状導体１３が外囲器の側壁上を摺
動自在に環装されている。
図である。同図において、１１は樹脂モールド層あるい
はセラミック類の外囲器である。該外囲器１ノの内部に
は図示しない半導体チップが気密封止されておシ、この
半導体チップの内部回路に電気的に接続されたリード１
２・・・が外肝器１１の対向する両側壁から外部に延出
されている。これらのリード１２・・・は下方に向けて
折り曲げらり、ている。そして、外囲器１ノの上方から
はその側壁に沿って環状導体１３が外囲器の側壁上を摺
動自在に環装されている。
上記構成からなる半導体装置の環状導体１３は、実装前
には第３図（Ａ）に示すように総てのリード１１２・・
・に接触した状態で環装しておく。これによシ総てのり
−ド１２・・・は互いに電気的に接続されて実装前の静
電破壊を防止することができる。他方、半導体装置をプ
リント配線基板に直接あるいはプリント回路基板に設け
たソケットに実装する際には、第３図（Ｂ）に示すよう
に環状導体／３を上方に移動してリード／２・・・がら
離間させる。これにょシ各リード／２・・・は夫々電気
的に分離され、実装された半導体装置は正常に動作する
ことができる。なお、実装に際しては環状導体１３を外
囲器１ノから完全に取シ外してし凍ってもよい。
には第３図（Ａ）に示すように総てのリード１１２・・
・に接触した状態で環装しておく。これによシ総てのり
−ド１２・・・は互いに電気的に接続されて実装前の静
電破壊を防止することができる。他方、半導体装置をプ
リント配線基板に直接あるいはプリント回路基板に設け
たソケットに実装する際には、第３図（Ｂ）に示すよう
に環状導体／３を上方に移動してリード／２・・・がら
離間させる。これにょシ各リード／２・・・は夫々電気
的に分離され、実装された半導体装置は正常に動作する
ことができる。なお、実装に際しては環状導体１３を外
囲器１ノから完全に取シ外してし凍ってもよい。
第４図（Ａ）〜（Ｃ）は上記実施例の改良例を示してい
る。第４図（Ａ）と第３図（Ａ）を比較すれば解るよう
に、この改良例では第２図の実施例における環状導体１
３に外囲器１１の下面よりも下まで延び出した突起１４
を設けたものである。その他の構成は総て第２図の実施
例と同じである。
る。第４図（Ａ）と第３図（Ａ）を比較すれば解るよう
に、この改良例では第２図の実施例における環状導体１
３に外囲器１１の下面よりも下まで延び出した突起１４
を設けたものである。その他の構成は総て第２図の実施
例と同じである。
上記構成を採用したことから、第４図（Ｂ）に示すよう
にこの改良例の半導体装置をプリント配線基板１５に設
けたソケット１６に実装すると、前記突起１４がソケッ
ト１６の上面に当接して環状導体１３を持ち上げるため
、環状導体１３を確実かつ自動的にリード１２・・・が
ら離間させることができる。第４図（Ｃ）はこのように
して実装された状態を示す斜視図である。
にこの改良例の半導体装置をプリント配線基板１５に設
けたソケット１６に実装すると、前記突起１４がソケッ
ト１６の上面に当接して環状導体１３を持ち上げるため
、環状導体１３を確実かつ自動的にリード１２・・・が
ら離間させることができる。第４図（Ｃ）はこのように
して実装された状態を示す斜視図である。
第５図（Ａ） 、 （Ｂ）は第４図（Ａ）〜（Ｃ）の改
良例を更に改良した実施例を示している。即ち、第５図
（Ａ）に示すようにこの実施例では発条１７によシ前記
環状導体１３をリード１２・・・の上面に付勢するよう
にしたもので、その他の構成は第４図（Ａ）〜（Ｃ）の
改良例と同じである。このような構成としたことによシ
、第５図（Ｂ）に示すようにソケット１６に実装された
状態から半導体装置を取り外すと、発条１７の付勢力に
よって環状導体１３は直ちに第５図（Ａ）の状態に復帰
してリード１２・・・に接触する。従って、トラブル時
に半導体装置を取り外して調べる必要がある場合でもそ
の間に静電破壊が生じるのを確実に防止することができ
る。
良例を更に改良した実施例を示している。即ち、第５図
（Ａ）に示すようにこの実施例では発条１７によシ前記
環状導体１３をリード１２・・・の上面に付勢するよう
にしたもので、その他の構成は第４図（Ａ）〜（Ｃ）の
改良例と同じである。このような構成としたことによシ
、第５図（Ｂ）に示すようにソケット１６に実装された
状態から半導体装置を取り外すと、発条１７の付勢力に
よって環状導体１３は直ちに第５図（Ａ）の状態に復帰
してリード１２・・・に接触する。従って、トラブル時
に半導体装置を取り外して調べる必要がある場合でもそ
の間に静電破壊が生じるのを確実に防止することができ
る。
第６図は第４図（Ａ）〜（Ｃ）の改良例の変形例を示し
ている。第６図（Ａ）に示すように、この変形例では外
囲器１１におけるリード１２・・・が延出しだ対向側壁
の夫々に突起１４を有する板状導体１３′が設けられ、
この板状導体１３′は外囲器から同じ方向に延出したリ
ード１２・・・に接触している。その他の構成は第４図
（Ａ）〜（Ｃ）の実施例と同様である。ｌ １１１１
ｊ・弓］（１なお、第６図（Ｂ）はこの変形例の半導体
装置を実装した状態を示しており、この場合にも突起１
４によって板状導体１３．’ 、 １３２’をリード１
２・・・から離間することができる。
ている。第６図（Ａ）に示すように、この変形例では外
囲器１１におけるリード１２・・・が延出しだ対向側壁
の夫々に突起１４を有する板状導体１３′が設けられ、
この板状導体１３′は外囲器から同じ方向に延出したリ
ード１２・・・に接触している。その他の構成は第４図
（Ａ）〜（Ｃ）の実施例と同様である。ｌ １１１１
ｊ・弓］（１なお、第６図（Ｂ）はこの変形例の半導体
装置を実装した状態を示しており、この場合にも突起１
４によって板状導体１３．’ 、 １３２’をリード１
２・・・から離間することができる。
第７図（Ａ）は本発明の他の実施例になる半導体装置を
示す斜視図である。この実施例では外囲器１１における
リード１２・・・が延出しだ対向する側壁の夫々に線状
導体１３“が設けられ、リード１２・・・はこの線状導
体１３〃の上に折シ曲けられている。そして、第６図（
Ｂ）の側面図に示すように夫々の線状導体１３〃は同じ
向きに延出したリード１２・・・の総てに接触しており
、寸だ総てのリード１２・・・は内側に向けて曲げられ
ていて、これを外側に拡いて実装するようになっている
。
示す斜視図である。この実施例では外囲器１１における
リード１２・・・が延出しだ対向する側壁の夫々に線状
導体１３“が設けられ、リード１２・・・はこの線状導
体１３〃の上に折シ曲けられている。そして、第６図（
Ｂ）の側面図に示すように夫々の線状導体１３〃は同じ
向きに延出したリード１２・・・の総てに接触しており
、寸だ総てのリード１２・・・は内側に向けて曲げられ
ていて、これを外側に拡いて実装するようになっている
。
なお、二本の線状導体１３”、 Ｉ Ｊ“を分割させて
設けてもよいことは言うまでもない。第７図（Ｃ）は上
記実施例の半導体装置をソケット１６に実装した状態を
示１．ている。図示のようにリード１２・・・は外側に
拡開されてソケット１６に差し込まれるために線状導体
１３“から離れて相互に分離され、従って実装された半
導体装置は正常に動作することができる。
設けてもよいことは言うまでもない。第７図（Ｃ）は上
記実施例の半導体装置をソケット１６に実装した状態を
示１．ている。図示のようにリード１２・・・は外側に
拡開されてソケット１６に差し込まれるために線状導体
１３“から離れて相互に分離され、従って実装された半
導体装置は正常に動作することができる。
以上詳述したように、本発明の半導体装置は実装前の静
電破壊を有効に防止でき、かつ実装時には全く正常に動
作することができる。従って、本発明によれば特にＭＯ
８型ＬＳＩにおいて重要な課題であった静電破壊の問題
を解決し、ひいてはその更なる高集積化に多大な貢献を
なし得る等、顕著な効果を得ることができるものである
。
電破壊を有効に防止でき、かつ実装時には全く正常に動
作することができる。従って、本発明によれば特にＭＯ
８型ＬＳＩにおいて重要な課題であった静電破壊の問題
を解決し、ひいてはその更なる高集積化に多大な貢献を
なし得る等、顕著な効果を得ることができるものである
。
第、１図はパッケージにアセングリ−された従来の半導
体装置の外観を示す斜視図、第２図は本発明の一実施例
になる半導体装置を示す斜視図であり、第３図（Ａ）
、 （Ｂ）はその作用を説明するだめの側面図、第４図
（Ｎ〜（Ｃ）および第５図（Ａ）。 （Ｂ）は夫々第２図の実施例の改良例を示す説明図、第
６図（Ａ） 、 （Ｂ）は第４図Ｇ）〜（Ｃ）の改良例
の変形例を示す説明図、第７図（Ａ）は本発明の他の実
施例になる半導体装置の斜視図であり、第７図（Ｂ）は
その側面図、第７図（Ｃ）はその実装状態を示す側面図
である。 １１・・・外囲器、１２・・・リード、１３・・・環状
導体、１３′・・・板状導体、Ｉ３“・・・線状導体、
１４・・・突起、１５・・・プリント配線基板、１６・
・・ソケット。
体装置の外観を示す斜視図、第２図は本発明の一実施例
になる半導体装置を示す斜視図であり、第３図（Ａ）
、 （Ｂ）はその作用を説明するだめの側面図、第４図
（Ｎ〜（Ｃ）および第５図（Ａ）。 （Ｂ）は夫々第２図の実施例の改良例を示す説明図、第
６図（Ａ） 、 （Ｂ）は第４図Ｇ）〜（Ｃ）の改良例
の変形例を示す説明図、第７図（Ａ）は本発明の他の実
施例になる半導体装置の斜視図であり、第７図（Ｂ）は
その側面図、第７図（Ｃ）はその実装状態を示す側面図
である。 １１・・・外囲器、１２・・・リード、１３・・・環状
導体、１３′・・・板状導体、Ｉ３“・・・線状導体、
１４・・・突起、１５・・・プリント配線基板、１６・
・・ソケット。
Claims (3)
- （１） 外方に延出した複数のリードを具備した外囲
器内部又は表面に半導体チップを有し、前記複数のリー
ドの夫々をこの半導体チップの内部回路に接続した半導
体装置において、半導体装置の実装前には前記複数のリ
ードのうちの電源ピンまたはアースビンを含む少なくと
も一部に接触してこれらを電気的に接続すると共に、半
導体装置の実装時にはリードから離間し得る導電部材を
設けたことを特徴とする半導体装置。 - （２） 前記導電部材が外囲器の下面よシも下方に延
出した突起を具備して外囲器に付設され、実装時には該
突起が実装基体上面に当接して前記導電部拐を押し上げ
てこれを前記リードから離間させるようにしたことを特
徴とする特許請求の範囲第（１）項記載の半導体装置。 - （３） 前記導電部制が前記リードの内側面に接触し
て外囲器に付設され、実装時にはリードが拡開変形して
両者が離間されるようにしたことを特徴とする特許請求
の範囲第（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12172882A JPS5913353A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12172882A JPS5913353A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5913353A true JPS5913353A (ja) | 1984-01-24 |
Family
ID=14818407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12172882A Pending JPS5913353A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913353A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5163850A (en) * | 1991-04-18 | 1992-11-17 | Polaroid Corporation | Electrostatic discharge protection devices for semiconductor chip packages |
| US5490033A (en) * | 1994-04-28 | 1996-02-06 | Polaroid Corporation | Electrostatic discharge protection device |
| US5583733A (en) * | 1994-12-21 | 1996-12-10 | Polaroid Corporation | Electrostatic discharge protection device |
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| US5963415A (en) * | 1997-07-05 | 1999-10-05 | Polaroid Corporation | Electrostatic discharge protection device |
-
1982
- 1982-07-13 JP JP12172882A patent/JPS5913353A/ja active Pending
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