JPS5913116B2 - メモリ・セル用感知装置 - Google Patents

メモリ・セル用感知装置

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JPS5913116B2
JPS5913116B2 JP55157758A JP15775880A JPS5913116B2 JP S5913116 B2 JPS5913116 B2 JP S5913116B2 JP 55157758 A JP55157758 A JP 55157758A JP 15775880 A JP15775880 A JP 15775880A JP S5913116 B2 JPS5913116 B2 JP S5913116B2
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Description

【発明の詳細な説明】 本発明は高密度集積回路に係り、更に具体的に云えば、
メモリ・セルの拡散キャパシタンスに於ける電荷を感知
するための回路に係る。
バイポーラ・トランジスタを用いて論理回路の９０分野
は最近著しい進歩を示し、特にＩ２Ｌに関して文献に広
く言及されている。
例えば、ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｌｄ−Ｓｔ
ａｔｅＣｉｒｃｕ−ｌｔＳ）第ＳＣ−７巻、第５号、１
９７２年１０月、第３４０頁乃至第３４６頁に於ける論
文、並９５びに本出願人所有の米国特許第３７３６４７
７号及び第３８１６７５８号の明細書等に開示されてい
る。そのＩ２Ｌの概念は、本質的には、半導体基体内に
於ける少数電荷キャリアの注入によりエミッターベース
接合に近接して（１拡散長の大きさ３０のオーダー）電
流供給が行われる、単一又は複数のコレクタを有する反
転（ｉｎｖｅｒｔｉｎｇ）トランジスタに基いている。
その論理概念の基本的構造体は、短いスイッチング時間
及び極めて高密度のＬＳＩ回路を達成し、３５上記米国
特許の明細書に記載されている如く、横方向トランジス
タ構造体のベース領域として働く一導電型の半導体層を
含み、該層はそのベース領１ウハー域により相互に離隔
されている該横方向トランジスタ構造体のエミツタ及び
コレクタ領域として働く他導電型の領域を有している。
上記横方向トランジスタ構造体のコレクタ領域には、逆
方向に動作する垂直方向の相補型トランジスタ構造体の
コレクタ領域として働く、反対導電型即ち上記一導電型
の少くとも１つの領域を更に有している。横方向トラン
ジスタ構造体のコレクタ領域は同時に、垂直方向トラン
ジスタ構造体のベース領域としても働く。横方向トラン
ジスタ構造体のベース領域及び逆方向に動作する垂直方
向トランジスタ構造体のエミツタ領域は上記一導電型の
半導体層によつて形成されている。この半導体構造体を
論理基本回路として動作させるためには、横方向トラン
ジスタ構造体のエミツタ領域中に負荷に依存しない電流
が加えられ、該電流は横方向トランジスタ構造体のコレ
クタ領域即ち垂直方向トランジスタ構造体のベース領域
に加えられる入力信号の関数として、垂直方向トランジ
スタ構造体に於ける反転出力信号を供給する電流を制御
する。同一のドーピングを有しそして同一の電位に接続
される領域を併合することによつて、最適化された集積
度の構造体が達成さへその製造には本明細書に示された
実施例に於ては２つの拡散工程しか必要とされない。こ
れらの反転論理基本回路は、論理回路の設計に極めて適
しているだけでなく、モノリシツク集積型メモリ・セル
のための構成素子としても適している。
その様なメモリ・セルは、特にデイジタル・データ処理
システムに於て用いられる。メモリ・セルはマトリツク
スとして配置され、従つてセルに於けるデータの書込又
は読取に於て各セルは対応する選択手段によつて別個に
アドレスされ得る。反転論理回路は、メモリ・セルを双
安定マルチバイブレータ又はフリツプ・フロツプの形で
得るために、２つのステージを必要とする。
従つて、メモリ・セルは２つのその様な基本回路を含み
、それらは左右対称に設計されそしてフイードバツク条
件を与えるためにその一方の回路の出力が他方の回路の
入力に接続されている。この様にして、通常のフリツプ
ーフロツプに於て存在する如く、必要な交叉結合が達成
される。本出願人所有の米国特許第３８１５１０６号の
明細書に於ては、２つの上記論理基本回路を含みそして
その一方の基本回路に於ける反転トランジスタのコレク
タが互いに他方の基本回路に於ける反転トランジスタの
ベースに接続されているメモリ・セルが開示されている
。
それらの２つの反転トランジスタは逆方向に動作されて
、実際のフリツプーフロツプ・トランジスタを形成する
。少数電荷キヤリアの注入が行われ、従つて電力供給が
達成され、そして別個の線に接続されている、各基本回
路の相補型トランジスタは、両方のフリツプーフロツプ
・トランジスタの負荷素子として働く。その様な２つの
回路を横方向に配置して１つのメモリ・セルを形成しそ
して同一の電位に接続される領域を併合することによつ
て所望の簡単な半導体構造体が得られる。
この周知のメモリ・セルによつてメモリ・セルが横方向
の行及び縦方向の列に配列されたメモリ・マトリツクス
が達成され得る。上記の周知の論理基本回路から発展し
て、本出願人による特願昭５２−１０３１９号の明細書
は、特にその動作によつて論理回路に関連して大きな利
点を達成しそしてその感知回路によつて実際の信号路に
加えられる負荷を著しく減少させる 改良された基本回
路を開示している。
これは注入電流回路従つて動作電流回路に組込まれた感
知回路の助けにより２Ｌ基本回路の反転トランジスタの
導通状態を感知することによつて達成される。この感知
は、導通する反転トランジスタを有する注入領域中に再
注入された電流の関数として達成される。フリツプーフ
ロツプとして接続されてメモリ・セルとし５て働くその
様な２つの回路を含む回路にその原理が用いられた場合
には、動作電流の供結及び読取／書込信号の結合の両方
が注入領域に接続されたビツト線を経て達成される。こ
の様に、アドレス用のトランジスタを別個に必要とせず
、又周知のメモリ・セルに更に必要とされる注入領域を
必要としない。反転トランジスタの導通状態を感知する
ためのこの技術は従来広く用いられている力（導通トラ
ンジスタにより電荷キヤリアが再注入される結果として
注入領域に供給された信号は、容易に検出され得る明確
に指定されたメモリ・セルの読取信号を与えるために必
要とされる強さを有していない場合があり得る。米国特
許第４０２１７８６号の明細書は、上記特願明細書に開
示されたものと同様なバイポーラ・メモリを示している
。
その感知技術は、飽和トランジスタと不飽和トランジス
タとのエミツターベース接合の電流及び電圧特性に於け
る差を検出することしか開示していない。他の知られて
いる感知技術として、ＩＢＭＴｅｃｈｎｉｃａｌＤｌｓ
ｃｌＯｓｕｒｅＢｕｌｌｅｔｉｎｌ第１４巻、第６号、
１９７１年１１月、第１６７４項は、簡単な交叉結合さ
れた感知ラツチを開示している。
ＩＢＭＴｅｃｈｎｉｃａｌＤｌｓｃｌＯｓｕｒｅＢｕｌ
ｌｅｔｉｒＬ．第２１巻、第４号、１９７８年９月、第
１４７９頁乃至第１４８２頁は、メモリ・キヤパシタ即
ちセルのトランジスタのベース−コレクタの接合キヤパ
シタンスから電荷がビツト線上に流れそしてそれらのビ
ツト線に接続されている交叉結合されたラツチがセルの
信号を増幅する、セルからの信号を検出するための感知
増幅器を開示している。本出願人所有の米国特許第４０
２７１７６号の明細書は、一対のビツト線に接続されて
いるメモリ・セルが、ラツチに接続されている出力駆動
回路を有する差動増幅器を経て上記ラツチに結合されて
いる、感知回路を開示している。従来技術による感知技
術は多くのメモリ・セルに生じた信号を効果的に検出す
るが、それらの感知技術はいずれも、Ｉ２Ｌ回路を用い
た高密度のスタテイツク・バイポーラ・ランダム・アク
セス・メモリに関しては所望の高性能を達成していない
。
従つて、本発明の目的代高密度及び高性能のスタテイツ
ク・バイポーラ・ランダム・アクセス・メモリのための
改良された感知システムを提供することである。本発明
の他の目的は、Ｉ２Ｌ回路を用いたメモリのための改良
されたセル安定性を達成する感知システムを提供するこ
とである。
本発明の他の目的は、Ｉ２Ｌ回路を用いたメモリ・マト
リツクスに於ける隣接するセルの読取による乱れを減少
させ且つアタセス時間を相当に減少させる感知システム
を提供することである。
本発明の更に他の目的は、４素子のＩ２Ｌセルを用いた
メモリのための高性能の感知システムを提供することで
ある。
本発明に従つて、各々第１及び第２ビツト線に結合され
ている異なる量の電荷を蓄積している第１及び第２拡散
キヤパシタンスを各々有している第１及び第２トランジ
スタを有するメモリ・セルのための感知システムが達成
される。
それらの電荷は、記憶された情報を表わし、ビツト線上
の電荷を維持することによつてスタンバイ状態に維持さ
れる。その情報が感知されるときには、ビツト線がセル
を経て放電されて、拡散キヤパシタンスに於ける著しい
電荷の差が供給される。それらの拡散キヤパシタンスに
蓄積された電荷はビツト線上に転送されそして第１及び
第２ビツト線に接続されている２つの等しいインピーダ
ンスの間に接続されている差動感知回路によつて検出さ
れる。著しい電荷を差を生じる拡散キヤパシタンスに於
ける電荷は、２つのインピーダンスを経てビツト線を放
電させることにより又はビツト線から離れた端子に於て
拡散キヤパシタンスにアツプ・レベルのパルスを印加す
ることにより、ビツト線上に転送され得る。次に、図面
を参照して、本発明をその好実施例について更に詳細に
説明する。
第１図は、４素子のＩ２Ｌメモリ・セル１０に結合され
た本発明の感知システムの回路図である。メモリ・セル
１０は一対の交叉結合されたＮＰＮバイポーラ・トラン
ジスタＴｌ２及びＴｌ４を含む。各トランジスタＴｌ２
及びＴｌ４のエミツタは他方のトランジスタＴｌ２及び
Ｔｌ４のベースに接続されている。それらのコレクタは
共通接続点及びワード線の端子Ｗに接続されている。メ
モリ・セル１０は又、ビツト線ＢＯに接続されているエ
ミツタ、ノードＡを形成するトランジスタＴｌ２のエミ
ツタに接続されているコレクタ、及びトランジスタＴｌ
２のコレクタに接続されているベースを有する第１ＰＮ
ＰトランジスタＴｌ６、並びにビツト線Ｂ１に結合され
ているエミツタ、ノードＢを形成するトランジスタＴｌ
４のエミツタに接続されているコレクタ、及びトランジ
スタＴｌ４のコレタタに接続されているベースを有する
第２ＰＮＰトランジスタＴｌ８を含む。当分野に於て周
知の如く、第１及び第２ＰＮＰトランジスタＴｌ６及び
Ｔｌ８は横方向トランジスタとして形成されることが好
ましく、一対の交叉結合されたトランジスタＴｌ２及び
Ｔｌ４は垂直方向トランジスタとして形成されることが
好ましい。ビツト線ＢＯの寄生キヤパシタンスがキヤパ
シタンスＣ１として示されており、ビツト線Ｂ１の寄生
キヤパシタンスがキヤパシタＣ２として示されている。
更にキヤパシタＣ３及びＣ４は各々ＰＮＰトランジスタ
Ｔｌ６及びＴｌ８のエミツターベース接合に於ける第１
及び第２拡散キヤパシタンスを表わしている。ビツト線
ＢＯに接続されているスイツチ可能な即ちゲート型の第
１電流源２０は、トランジスタＴ２２のベースに接続さ
れている入力端子ＳＯ、及び５Ｖであり得る電圧源＋Ｖ
とトランジスタＴ２２のエミツタとの間に接続されてい
る負荷抵抗Ｒ１を有する、ＰＮＰトランジスタＴ２２を
含む。
ビツト線Ｂ１に接続されているゲート型の第２電流源２
４は、トランジスタＴ２６のベースに接続されている入
力端子Ｓ１、及び電圧源＋とトランジスタＴ２６のエミ
ツタとの間に接続されている負荷抵抗Ｒ２を有する、Ｐ
ＮＰトランジスタＴ２６を含む。ビツト・スイツチ回路
２８が一対のビツト線ＢＯ及びＢ１の間に接続されてい
る。
ビツト・スイツチ回路２８は、各々ビツト線ＢＯ及びＢ
１に接続されているエミツタを有する第１及び第２ＮＰ
ＮトランジスタＴ２９及びＴ３Ｏを含む。スタンバイ抵
抗Ｒ３が、電圧＋ＶとトランジスタＴ２９及びＴ３Ｏの
各々のコレクタとの間に接続されている。ビツト選択端
子ＢＳがビツト選択抵抗Ｒ４を経てトランジスタＴ２９
及びＴ３Ｏの各各のベースに接続されている第１インピ
一々゛ンスとしての第１ビツト線放電抵抗Ｒ５がビツト
線ＢＯと電流スイツチ３２との間に接続されており、第
２インビーダンスとしての第２ビツト線放電抵抗Ｒ６が
ビツト線Ｂ１と電流スイツチ３２との間に接続されてい
る。電流スイツチ３２は、ビツト線放電抵抗Ｒ５及びＲ
６に接続されているコレクタ、電圧基準端子ＶＲに接続
されているベース、及び電流スイツチ抵抗Ｒ７を経て基
準電位の点、例えば接地電位に接続されているエミツタ
を有する、第１ＮＰＮトランジスタＴ３４を含む。電流
スイツチ３２は又電圧源＋Ｖに接続されているコレクタ
、端子φ１に接続されているベー人及び電流スイツチ抵
抗Ｒ７を経て基準電位の点に接続されているエミツタを
有する。第２ＮＰＮトランジスタＴ３６を含む。端子φ
１に印加される電圧は、端子ＶＲに印加される基準電圧
の大きさよりも僅かに低い大きさを有するダウン・レベ
ルの値及び端子ＶＲに印加される電圧の大きさよりも僅
かしか高くない大きさを有するアツプ・レベルの値を有
している。感知増幅ラツチ３８が一対のビツト線ＢＯ及
びＢ１の間に接続されている。
ラツチ３８は、電流スイツチ３２のトランジスタＴ３４
のコレクタに於ける共通接続点に結合されているエミツ
タを有する一対の交叉結合されたＮＰＮトランジスタＴ
４Ｏ及びＴ４２を含む。交叉結合されたトランジスタＴ
４Ｏ及びＴ４２のベース及びコレクタはラツチを形成す
るように交叉結合されている。次に、第２図に示されて
いるパルス・プログラムを参照して、第１図の回路の動
作について更に詳細に説明する。情報をメモリ・セル１
０に書込む前には、トランジスタＴ２２，Ｔ２６及びＴ
３４はオフになつており、一対のビツト線ＢＯ及びＢ１
は、抵抗Ｒ３並びにトランジスタＴ２９及びＴ３Ｏを経
て流れて先にセル１０に記憶されている情報を維持する
スタンバイ１電流１ＳＢのみによつて充電されている。
例えは、１の２進数の情報がセル１０中に記憶されてい
て、次にＯの２進数の情報がセル１０中に書込まれるも
のと仮定する。第２図に示されている如く、ビツト選択
パルスＢＳが時間ＴＯに於てターン・オフされ、その結
果ビツト線ＢＯ及びＢ１へのスタンバイ電流の流れが停
止されて、ビツト線ＢＯ及びＢ１そしてセル１０のノー
ドＡ及びＢに於ける電圧が僅かに降下される。時間ｔｌ
に於て、ワード線電圧Ｗが降下され、その結果ビツト線
ＢＯ及びＢ１そしてノードＡ及びＢに於ける電圧が更に
降下される。時間Ｔ２と時間Ｔ３との間に於て、制御パ
ルスが端子ＳＯを経て第１電流源２０のトランジスタＴ
２２のベースに印加されて、ビツト線ＢＯに於ける電流
１Ｂ０が増加され、その結果ビツト線ＢＯ上の電圧がノ
ードＡに於ける電圧とともに上昇するが、ノードＢに於
ける電圧は降下し続ける。ノードＡ及びＢに於ける電圧
のこの変化は交叉結合されたトランジスタＴｌ２及ひＴ
ｌ４をフリツプさせ、その結果トランジスタＴｌ２がタ
ーン・オフされそしてトランジスタＴｌ４がターン・オ
ンされて、０ビツトの情報がセル１０中に記憶される。
時間Ｔ３に於て、端子ＳＯに於ける制御パルスが上昇さ
れて、再びトランジスタＴ２２が夕ーン・オフされ、時
間Ｔ４に於て、ワード線電圧Ｗ及びビツト選択電圧ＢＳ
が上昇され、再びスタンバイ電流がスタンバイ抵抗Ｒ３
そしてトランジスタＴ２９及びＴ３Ｏを経てビツト線Ｂ
Ｏ及びＢ１に供給されて、セル１０に記憶されているＯ
の２進数の情報が維持される。前述したセル１０へのＯ
の２進数の書込み操作、及びその後の書込まれた情報の
維持操作について要約する。時間ＴＯに於てビツト線Ｂ
Ｏ及びＢ１へのスタンバイ電流が停止される。時間ｔｌ
に於てワード線電圧Ｗが降下されてトランジスタＴｌ６
及びＴｌ８が導通状態となる。時間Ｔ２と時間Ｔ３との
間に於て、ビツト線ＢＯに電流ＢＯが供給されてビツト
線ＢＯの電圧、及びトランジスタＴｌ６を通じてノード
Ａの電圧が上昇する。この結果、トランジスタＴｌ４が
ターン・オンされ、トランジスタＴｌ２がターン・オフ
される。このため、ビツト線ＢＯはトランジスタＴｌ２
がオフ状態にあるため高電位にとどまり、ビツト線Ｂ１
はトランジスタＴｌ８及びトランジスタＴｌ４を通じて
ワード線に連絡するため低電位になる。この結果、エミ
ツターベース拡散キヤパシタンスＣ３により多くの電荷
が蓄積さベエミツターベース拡散キヤパシタンスＣ４に
より少ない電荷が蓄積される。電流１Ｂ０、は一部がト
ランジスタＴｌ４のベース電流として流れるが、大部分
がキヤパシタンスＣ３に充電される。時間Ｔ３に於て、
電流１Ｂ０、の供給が止む。時間Ｔ４に於てワード線電
圧Ｗ及びビ゛ント選択電圧ＢＳが上昇し、トランジスタ
Ｔｌ２，Ｔｌ４，Ｔｌ６及びＴｌ８が導通不可能な状態
になると共に、スタンバイ電流がビツト線ＢＯ及びＢ１
に供給されて、ビツト線ＢＯ及びＢ１を充電し、拡散キ
ヤパシタンスＣ３の漏洩電荷を補充し、セル１０中にＯ
の２進数の情報を維持する。セル１０に１の２進数の情
報を記憶したかつた場合には、制御パルスが第２電流源
２４のトランジスタＴ２６の端子Ｓ１に印加されて、ビ
ツト線Ｂ１への電流１Ｂ１が増加されれはよい。この様
にして、セル１０は、Ｏの２進数の情報がその中に記憶
されて、スタンバイ状態に維持されている。次にセル１
０からの情報の読取を、第２図の読取サイクルに関連し
て説明する。
読取サイクルの時間ＴＯにおいて、端子ＢＳを経てビツ
トスイツチ回路２８に印加されているビツト選択パルス
ＢＳが降下されて、一対のビツト線ＢＯ及ひＢ１へのス
タンバイ電流の流れが停止され、その結果ビツト線ＢＯ
及びＢ１そしてノードＡ及ひＢに於ける電圧が僅かに降
下される。時間ｔ１に於て、ワード線Ｗが降下され、そ
の結果ビツト線ＢＯ及びＢ１上の電圧が降下されて、電
荷がそれらのビツト線からセル１０中に転送され、ノー
ドＡ及びＢ上の電圧も又降下される。セルがこの様にパ
ワー・アツプされる結果、交叉結合された一対のトラン
ジスタＴｌ２及びＴｌ４の導通トランジスタＴｌ４から
の逆方向の注入によつて、トランジスタＴｌ６及びＴｌ
８のエミツターベース拡散キヤパシタンスＣ３及びＣ４
に著しい電荷の差が生じる。時間Ｔ２に於て、電流源２
０のトランジスタＴ２２及び電流源２４のトランジスタ
Ｔ２６がターン・オンされて、ビツト線ＢＯ及びＢ１に
於ける電流１Ｂ０及びＩＢｌが増加され、その結果セル
１０が更にパワー・アツプさべ電流がセル１０を経て端
子Ｗに於てワード線中に流れる。端子φ１に於ける電圧
を降下させて電流スイツチ３２のトランジスタＴ３４を
ターン・オンさせることによりビツト線放電抵抗Ｒ５及
びＲ６を経てビツト線ＢＯ及びＢ１を放電させることに
よつて、拡散キヤパシタンスＣ３及びＣ４に蓄積された
電荷が、各々ビツト線ＢＯ及びＢ１に加えられる。この
プロセスは両ビツト線上に約２０ｍＶの電圧差を生ぜし
め、これはトランジスタＴ３４に於ける電流が２×Ｖｂ
ｅ／Ｒ５（但し、ＶｂｅはトランジスタＴ４Ｏのべ＝ス
ーエミツタ電圧である。）に達するに従つて感知増幅ラ
ツチ３８がその信号の極性を再生するに充分な値である
。この時迄、ビツト線の電圧差はセル１０によつて決定
されていたが、以後は上記ラツチの再生動作がこの電圧
差を少くとも１桁のオーダーだけ増加させる。この電圧
の大きさに於て略２００乃至４００ｍＶが達成され、第
２図に於てＢＯ−Ｂ１として示されている。時間Ｔ４に
於て、ＰＮＰトランジスタＴ２２及びＴ２６がターン・
オフされる。時間Ｔ５に於て、パルスφ１がターン・オ
フされ、時間Ｔ６に於て、ビツト選択パルスＢＳ及ひワ
ード・パルスＷがアツプ・レベルの値にされ、更に読取
又は書込が行われる様にメモリ・セルが再びそのスタン
バイ状態に置かれる。前述したセル１０からの情報の読
取操作を要約する。読取サイクルの時間ＴＯに於てビツ
ト線ＢＯ及びＢ１へのスタンバイ電流の流れが停止され
る。時間ｔ１に於てワード線電圧Ｗが降下されてトラン
ジスタＴｌ６及びＴｌ８が導通状態となり、拡散キヤパ
シタンスＣ３及びＣ４に蓄積された電荷がビツト線ＢＯ
及びＢ１からセル１０中に転送され、ノードＡの電圧が
ノードＢの電圧に対して相対的に高い状態にあるためト
ランジスタＴｌ４がオン状態に維持され、トランジスタ
Ｔｌ２がオフ状態に維持されて、拡散キヤパシタンスＣ
４の放電が一層促進され、拡散キヤパシタンスＣ３及び
Ｃ４に著しい電荷の差を生ずる。時間Ｔ２に於てビツト
線ＢＯ及びＢ１に電流１肋及びＩＢｌが供給され、電流
１Ｂ０は一部がトランジスタＴｌ４のベース電流として
流れるがトランジスタＴｌ２がオフ状態のため大部分が
拡散キヤパシタンスＣ３に充電され、電流ＩＢｌはトラ
ンジスタＴｌ４がオン状態のためほとんどワード線へ流
出し拡散キヤパシタンスＣ４には充電されない。時間Ｔ
３に於て電流スイツチ３２がオン状態となり、ビツト線
ＢＯ及びＢ１が抵抗Ｒ５及ひＲ６を経て放電され、拡散
キヤパシタンスＣ３及びＣ４に蓄積された電荷がビツト
線ＢＯ及ひＢ１に加えられる。この結果、ビツト線ＢＯ
は拡散キヤパシタンスＣ３に蓄積された電荷のためビツ
ト線Ｂ１より高電圧となり、感知増幅ラツチ３８のトラ
ンジスタＴ４２をターン・オンし、トランジスタＴ４Ｏ
をターン・オフする。ビツト線ＢＯ上の電流１Ｂｄま一
部がトランジスタＴｌ４及びＴ４２のベース電流として
流れる外は、大部分が抵抗Ｒ５、トランジスタＴ３４、
抵抗Ｒ７を経て接地に流れるため、抵抗Ｒ５の作用によ
りビツト線ＢＯの電圧を高く維持する。一方、ビツト線
Ｂ１土の電流１Ｂ１は大部分がワード線又はトランジス
タＴ４２を経て接地に流れるためビツト線Ｂ１の電圧を
低くする。このビツト線ＢＯ及びＢ１の電圧差により、
セル１０内の情報を検知して読取ることができる。時間
Ｔ４に於てビツト線ＢＯ及びＢ１上への電流の供給が止
み、時間Ｔ５に於て電流スイツチ３２がオフされてビツ
ト線ＢＯ及びＢ１の放電が止み、時間Ｔ６に於てビツト
選択パルスＢＳ及びワード・パルスＷがアツプ・レベル
の値にさね、メモリ・セル１０はスタンバイ状態に置か
れる。従来技術に於ては、４素子のＩ２Ｌメモリ・セル
のための感知回路は、或る程度の時間が経過した後に、
ビツト線ＢＯ及びＢ１の間に６乃至１５ｍＶのオーダー
の電圧差を検出した。
本発明の感知システムに於ては、セル１０の拡散キヤパ
シタンスＣ３及びＣ４が電流パルスＢＯ及びＩＢｌによ
つて極めて迅速にパワー・アツプされ、拡散キヤパシタ
ンスＣ３及びＣ４に於ける電荷は放電抵抗Ｒ５及びＲ６
を経てビツト線を放電させることによりビツト線ＢＯ及
びＢ１に迅速に加えられる。この技術の使用は、充電電
流１Ｂ１及びＩＢＯそして抵抗Ｒ５及びＲ６に於ける放
電電流を設定することによつて、ビツト線ＢＯ及びＢ１
の間の電圧差の増加される速度力咄由に選択されること
を可能にする。それから、この電圧差が感知増幅ラツチ
３８によつて急速に増加される。従来技術による感知方
法はビツト線の電圧差を検出可能なレベル迄増加させる
ために約２５ナノ秒を要するが本発明を用いた方法は約
１０ナ，ノ秒しか必要としない。感知増幅ラツチ３８に
よりビツト線ＢＯ及びＢ１の間に達成された電圧差は、
後に第３図に関連して述べられている如く、データ出力
ラツチに容易に転送され得る。上述したごの発明による
メモリ・セル用感知装置の効果を再度説明すれば、前述
した様に、第１及び第２電流源２０及ひ２４を有し、こ
れらから読取時にビツト線ＢＯ及びＢ１上に電流を供給
して拡散キヤパシタンスＣ３及びＣ４を急速に充電し、
かつ、拡散キヤパシタンスＣ３及びＣ４の電荷を抵抗Ｒ
５又はＲ６を介して放電する構成のため、読取時に両ビ
ツト線上に約２０ｍＶの電圧差を生ぜしめ、従来の６乃
至１５ｍＶのオーダーの電圧差より較べて大きくセルの
安全性を高めるっさらに、この発明では感知増幅ラツチ
３８と電流スイツチ３２とを有し、この感知増幅ラツチ
３８と電流スイツチ３２の組合せにより、両ビツト線上
の上述の電圧差に応答して再生動作を行ない、両ビツト
線上の電圧差をさらに１桁以上大きいオーダーだけ、即
ち略２００乃至４００ｍＶの程度まで急速に増加させる
ことができる。このため、メモリ・セル１０の読取時の
安定性が一層増し、後述の第３図のデータ出力ラツチに
容易に転送さわ得、かつ、ビツト線の電圧差を検出可能
なレベル迄増加させるために、約１０ナノ秒しか必要と
せず、従来の約２５ナノ秒に較べて非常に高速にするこ
とができる。キヤパシタＣ３及びＣ４はセル１０のトラ
ンジスタＴ１６及びＴ１８のベースーエミツタ接合の拡
散キヤパシタンスであり、トランジスタＴ１６及ひＴ１
８を経て流れる電流に依存し，、それらの電流の一方は
逆方向の注入によつて増加される。
記憶されたデータが逆方向の注入により電圧差としてキ
ヤパシタＣ３及びＣ４に転送される。その電荷は次式で
示され得る。ΔＱ−Ｃｏｆ０ＪＥ１６−■ＪＥ１８）ｄ
Ｖ＝ＶＴＣｏ（ＩＪＥ１６−■ＪＥｌ８）ーＫＴ 上記式に於て、ＶＴ＝一（Ｋはボルツマン定数、ゝ
ｑＴは絶対温度、そしてｑは電子上の電荷である。
）Ｃｏ一定数、そしてｌＪＥ１６及びＩＪＥ１８はトラ
ンジスタＴ１６及びＴ１８のエミツターベース接合に於
ける全電流である。既に述べた如く、セル１０に於ける
データはビツト線放電抵抗Ｒ５及びＲ６によりビツト線
を降下させることによつてビツト線に転送されるが、所
望ならば、そのデータは端子φ１にダウン・レべルのパ
ルスカ功口えられている時間にワード線Ｗにアツプ・レ
ベルのパルスを加えてセルを同様に放電させることによ
つてビツト線に転送されてもよい。
第３図は本発明の感知システムが結合されているＩ２Ｌ
メモリ・セルのマトリツクスを示しているっ第３図のマ
トリツクスは第１対のビツト線ＢＬ１０及ひＢＬ１１並
びに第２対のビツト線ＢＬ２０及ひＢＬ２１を含む。
第１対のビツト線ＢＬ１０及ＢＬ１１には、各々第１図
のメモリ・セル１０と同様な第１メモリ・セル１０Ａ及
ひ第２メモリ・セル１０Ｂが結合されている。又 ビツ
ト線ＢＬ１０及びＢＬ１１の間には、第１図のビツト・
スイツチ回路２８と同様なビツトスイツチ回路２８Ａ及
び第１図のラツチ３８と同様な感知増幅ラツチ３８Ａが
結合されている。第１図のゲート型の電流源２０及び２
４と同様な第１及び第２電流源２０Ａ及び２４Ａが各々
ビツト線ＢＬ１０及びＢＬ１１に接続されている。第１
図の電流スイツチ３２と同様な電流スイツチ３２Ａが各
々ビツト線ＢＬ１０及びＢＬ１１に接続されている。第
２対のビツト線ＢＬ２０及びＢＬ２１には、メモリ・セ
ル１０Ｃ及びメモリ・セル１０Ｄが接続されている。又
、ビツト線ＢＬ２０及びＢＬ２１の間には、ビツト・ス
イツチ回路２８Ｂ及び感知増幅ラツチ３８Ｂが接続され
ている。電流源２０Ｂがビツト線ＢＬ２０に接続され、
電流源２４Ｂがビツト線ＢＬ２１に接続されている。電
流スイツチ３２Ｂは、ビツト線ＢＬ２０及びＢＬ２１に
各各接続されているビツト線放電抵抗Ｒ５及びＲ６を経
てビツト線ＢＬ２０及びＢＬ２１に接続されている。デ
ータ出力ラツチ４４は、エミツタが共通接続されている
。
データ出力ラツチ４４は、エミツタが共通接続点に接続
されそして各トランジスタのコレクタが他方のトランジ
スタのベースに接続されている、一対の交叉結合された
トランジスタＴ４６及びＴ４８を含む。
それらのコレクタは又、電流制限抵抗Ｒ１０を経て電圧
源＋Ｖに接続されている共通接続点に抵抗Ｒ８及びＲ９
を経て接続されている。電流スイツチ５０は、トランジ
スタＴ４６及びＴ４８のエミツタに接続されているコレ
クタ、基準端子Ｖｏに接続されているベース、及び電流
スイツチ抵抗Ｒｌ１を経て基準電位の点に接続されてい
るエミツタを有するトランジスタＴ５２、並びに電圧源
＋Ｖに接続されているコレクタ、端子φ２に接続されて
いるベーへ及びトランジスタＴ５２のエミツタに接続さ
れているエミツタを有するトランジスタＴ５４を含んで
いる。トランジスタＴ５２のベースに於ける電圧ＶＲは
電流スイツチ３２Ａに於けるトランジスタＴ３４のべー
スに於ける電圧ＶＲと同様でよく、端子φ２に於ける電
圧の大きさは電流スイツチ３２ＡのトランジスタＴ３６
のベースに於ける端子φ１に印加される電圧の大きさと
同様でよい。トランジスタＴ４６のコレクタに於けるノ
一ドＣは各対のビツト線ＢＬ１０，ＢＬ１１及びＢＬ２
０，ＢＬ２１の左側のビツト線に各々ダイオードＤ１０
及びＤ２０を経て接続されている。データ出力ラツチ４
４のトランジスタＴ４８のコレクタに於けるノードＤは
各対のビツト線ＢＬ１０，ＢＬ１１及びＢＬ２０，ＢＬ
２１の右側のビツト線に各々ダイオードＤｌ１及びＤ２
１を経て接続されている。第１ワード線Ｗ１はトランジ
スタＴ１２及びＴ１４のコレクタに於て第１対のビツト
線ＢＬ１０及ひＢＬ１１のセル１０Ａにそして第２対の
ビツ卜線ＢＬ２０及ひＢＬ２１のセル１０Ｃに接続され
、第２ワード線Ｗ２は第１対のビツト線ＢＬｌＯ及びＢ
Ｌｌｌのメモリ・セル１０Ｂ及び第２対のビツト線ＢＬ
２Ｏ及びＢＬ２ｌのメモリ・セル１０Ｄに接続されてい
る。任意の適当な型のオフ・チツプ・ドライバ６０がデ
ータ出力ラツチのノード−Ｃ及びＤに接続されている。
第３図のメモリ・マトリツクスの動作に於ては、適当な
対のビツト線及び適当なワード線を選択することによつ
て任意の１つのセルが選択され得る。
例えば、セル１０Ａは第１対のピット線ＢＬｌＯ及びＢ
Ｌｌｌ並びにワード線Ｗ１を選択することによつて選択
され得る。セル１０Ａを動作させるための書人スタンバ
イ、及び読取のサイクルは第１図のセル１０の動作と同
様である。しかしながら、メモリ・セル１０Ａ，１０Ｂ
，１０Ｃ及び１０Ｄのスタンバイ状態に於ては、データ
出力ラツチ４４が先に読取られたセルからの情報を記憶
し得る。データ出力ラツチ４４に記憶されている情報は
、第２図に示されている如く、選択されたセルを読取る
前に電圧φ２を上昇させることによつて破壊される。そ
れから、読取サイクルの時間Ｔ５に於て電圧φ２を降下
させることによつて新しい情報がラツチ４４に加えられ
る。すべてのビツト線はダイオードＤｌＯ，Ｄｌｌ，Ｄ
２Ｏ及びＤ２ｌを経てデータ出力ラツチ４４のノードＣ
及ひＤに０Ｒされ得る。
この配置はビツト線に必要な分離を達成し、データ出力
ラツチ上の容量性負荷を最小限にし、そして感知増幅ラ
ツチに電力を供給する。第３図のメモリ・マトリツクス
に於ては４つのメモリ・セルしか示されていない力（よ
り多数のセルが用いられ得る。
例えば、１００個以上のメモリ・セルが各対のビツト線
に接続されそして各ワード線が１００個以上のメモリ・
セルに接続され得る。メモリ・マトリツクスに於けるす
べての選択されていないビツト線対は、周知の如く、ワ
ード線が選択される前に任意の適当な手段によつて放電
されることを理解されたい。
【図面の簡単な説明】
第１図はＩ２Ｌメモリ・セルに結合された本発明の感知
システムを示す回路図であり、第２図は第１図の感知シ
ステムを動作させるために用いられ得るパルス・プログ
ラムであり、第３図は本発明の感知システムが結合され
ている２Ｌメモリ・セルのアレイを示す回路図である。 １０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・・・・４
素子の２Ｌメモリ・セル、２０，２０Ａ，２０Ｂ・・・
・・・第１電流源、２４，２４Ａ，２４Ｂ・・・・・・
第２電流阪 ２８，２８Ａ，２８Ｂ・・・・・・ビツト
・スィツチ回路、３２，３２Ａ，３２Ｂ，５０・・・・
・・電流スイツチ、３８，３８Ａ，３８Ｂ・・・・・・
感知増幅ラツチ、４４・・・・・・データ出力ラツチ、
６０・・・・・・オフ・チツプ・ドライへ ＳＯ，Ｓｌ
・・・・・・入力端子、ＢＯ，ＢＬｌＯ，ＢＬ２Ｏ・・
・・・・第１ビツト線、Ｂｌ，ＢＬｌｌ，ＢＬ２ｌ・・
・・・・第２ビツト線、Ｗ，Ｗｌ，Ｗ２・・・・・・ワ
ード線、ＢＳ・・・・・・ビツト選択端子、ＩＳＢ・・
・・・・スタンバイ電流、Ａ，Ｂ，Ｃ，Ｄ・・・・・・
ノー ド、 Ｔｌ２，Ｔｌ４；Ｔ４Ｏ，Ｔ４２；Ｔ４６
，Ｔ４８・・・・・・一対の交叉結合されたＮＰＮトラ
ンジスタ、Ｔｌ６・・・・・・第１トランジスタＴｌ８
・・・・・・第２トランジスタ、Ｔ２２，Ｔ２６・・・
・・・ＰＮＰトランジスタ、Ｔ２９，Ｔ３Ｏ，Ｔ３４，
Ｔ３６，Ｔ５２，Ｔ５４・・・・・・ＮＰＮトランジス
タＣｌ，Ｃ２・・・・・・キヤパシタ（ビツト線ＢＯ，
Ｂｌの寄生キヤパシタンス）、Ｃ３・・・・・・第１拡
散キヤパシタンス（Ｔｌ６のエミツターベース接合の拡
散キヤパシタンス）、Ｃ４・・・・・・第２拡散キヤパ
シタンス（Ｔｌ８のエミツターベース接合の拡散キヤパ
シタンス）、Ｒｌ，Ｒ２・・・・・・負荷抵抗、Ｒ５・
・・・・・第１インピーダンス（ビツト線放電抵抗）、
Ｒ６・・・・・・第２インピーダンス（ビツト線放電抵
抗＼ＲｌＯ・・・・・・電流制限抵抗。

Claims (1)

    【特許請求の範囲】
  1. １ 第１及び第２拡散キャパシタンスＣ３及びＣ４を各
    々有する第１及び第２トランジスタＴ１６及びＴ１８を
    備え、前記第１及び第２拡散キャパシタンス中の電荷差
    が記憶されるべきデータを示すメモリ・セル１０のため
    の感知装置において、各々上記第１及び第２拡散キャパ
    シタンスに接続されている第１及び第２ビット線Ｂ０及
    びＢ１と、上記セルに於ける上記データを維持するため
    上記第１及び第２ビット線に接続されているビットスイ
    ッチ回路２８と、上記第１及び第２拡散キャパシタンス
    に於ける電荷を増加させるため上記第１及び第２ビット
    線に接続されている第１及び第２電流源２０及び２４と
    、各々上記第１及び第２ビット線に接続されている等し
    い大きさの第１及び第２インピーダンスＲ５及びＲ６と
    、上記拡散キヤパタンスに於ける増加された電荷を上記
    第１及び第２インピーダンスを経て転送させるための電
    流スイッチ３２と、上記第１及び第２インピーダンスの
    間に生じた電圧差を感知するために上記第１及び第２ビ
    ット線に接続されている一対の交差結合したトランジス
    タからなる感知増幅ラッチ３８とを含むメモリ・セル用
    感知装置。
JP55157758A 1979-12-27 1980-11-11 メモリ・セル用感知装置 Expired JPS5913116B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/108,243 US4302823A (en) 1979-12-27 1979-12-27 Differential charge sensing system
US108243 1979-12-27

Publications (2)

Publication Number Publication Date
JPS56117392A JPS56117392A (en) 1981-09-14
JPS5913116B2 true JPS5913116B2 (ja) 1984-03-27

Family

ID=22321082

Family Applications (1)

Application Number Title Priority Date Filing Date
JP55157758A Expired JPS5913116B2 (ja) 1979-12-27 1980-11-11 メモリ・セル用感知装置

Country Status (4)

Country Link
US (1) US4302823A (ja)
EP (1) EP0031462B1 (ja)
JP (1) JPS5913116B2 (ja)
DE (1) DE3066877D1 (ja)

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