JPS59114677A - Vector processor - Google Patents
Vector processorInfo
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- JPS59114677A JPS59114677A JP22379482A JP22379482A JPS59114677A JP S59114677 A JPS59114677 A JP S59114677A JP 22379482 A JP22379482 A JP 22379482A JP 22379482 A JP22379482 A JP 22379482A JP S59114677 A JPS59114677 A JP S59114677A
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- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はベクトル処理装置に係り、特にベクトル処理に
於いて、効率的にスカラー・レジスタを読出すことので
きるベクトル処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a vector processing device, and particularly to a vector processing device that can efficiently read a scalar register in vector processing.
和学技術計算に頻繁に現れる大型行列計算などを高速に
処理するため、複数のベクトル・レジスタ及びスカラー
・レジスタ、複数の演算器及びメモリ・リクエスタを持
つベクトル処理装置が提案されている。その概略構成図
を、第１図に示す。Vector processing devices having multiple vector registers and scalar registers, multiple arithmetic units, and memory requesters have been proposed in order to rapidly process large matrix calculations that frequently appear in Japanese academic calculations. A schematic diagram of the configuration is shown in FIG.
このようなベクトル処理装置においては、ベクトル・レ
ジスタ（以下ＶＲと称する。）１及びスカラー・レジス
タ（以下ＳＲと称する。）２は、主記憶装置６と演算器
５との間に位置し−′主記憶装置６よりのフェッチ・デ
ータや演算の中間結果を格納し、又読出して演算器５ヘ
オペランドとして供給する機能を持つ。In such a vector processing device, a vector register (hereinafter referred to as VR) 1 and a scalar register (hereinafter referred to as SR) 2 are located between the main storage device 6 and the arithmetic unit 5. It has the function of storing fetch data from the main memory 6 and intermediate results of operations, and also reading them and supplying them to the arithmetic unit 5 as operands.
次のベクトル処理の例で、ＶＲとＳＲ，特にＳＲの用途
を挙げる。In the following vector processing example, we will discuss VR and SR, especially the use of SR.
例１” Ｙ （Ｉ） ＝Ａ （Ｉ） ＊Ｃ（Ｉ＝１，
２１・・・・・・・・・、Ｌ）例２ Ｚ（Ｉ）＝Ｂ
−１−Ｃ
（Ｉ＝１．２．・・・・・・・・、Ｌ）例１では、ベク
トル・データＡ（１）、・・・・・・。Example 1” Y (I) = A (I) *C (I=1,
21・・・・・・・・・,L) Example 2 Z(I)=B
-1-C (I=1.2......, L) In example 1, vector data A(1),...
Ａ （Ｌ）はＶＲに格納しておき、スカラー・データＣ
は５Ｒｖｃ格納しておき、各々読出して乗算器へ供給し
て演算を行い、演算結果のベクトル・データＹ（１）、
・・・・・・・、〜“（Ｌ）はＶＲへ格納する。A (L) is stored in VR, and scalar data C
are stored in 5Rvc, each is read out and supplied to a multiplier for calculation, and the calculation result vector data Y(1),
......, ~"(L) is stored in VR.
例２では、スカラ・データＢとＣをＳＲより読出して゛
Ｌ回加算を行い、その結果のベクトル・データＺ（ｉＬ
・・・・・・・・、Ｚ（Ｌ）をＶＲへ格納する。In example 2, scalar data B and C are read from SR, added L times, and the resulting vector data Z (iL
......, Z(L) is stored in VR.
上側は各々１個のベクトル命令（乗算、加算）として実
行される。The upper part is each executed as one vector instruction (multiplication, addition).
第１図に示すように、ＶＢとＳＲの入力部と出力部には
、任意の主記憶装置６のポート及び演算器５と、任意の
ＶＲ及びＳＲとの間でデータが自由に転送できるように
、分配回路（ＤＩ８Ｔ）３及び選択回路（ＳＥＬ ）４
から成る一種のマトリクス回路が存在する。As shown in FIG. 1, the input and output sections of VB and SR are provided so that data can be freely transferred between any main storage device 6 port and arithmetic unit 5 and any VR or SR. In, distribution circuit (DI8T) 3 and selection circuit (SEL) 4
There is a type of matrix circuit consisting of
第２図に、８ＥＬ４の従来の構成例を示す。FIG. 2 shows an example of a conventional configuration of 8EL4.
即ち、全てのＶＲ，ＳＲを各演算器５へのオペランド供
給バス及び主記憶装置６へのストア・バスに選択する選
択器群により構成される。従つてこの部分の回路は、選
択されるべきＶＲ及びＳＲの本数と、主記憶装置６への
ストア・バス数及び演算器５へのオペランド供給バス数
の積に応じてゲート規模が増加し、しかもＶＲ。That is, it is composed of a selector group that selects all VRs and SRs as operand supply buses to each arithmetic unit 5 and store buses to the main storage device 6. Therefore, in this part of the circuit, the gate size increases according to the product of the number of VRs and SRs to be selected, the number of store buses to the main memory device 6, and the number of operand supply buses to the arithmetic unit 5. And it's VR.
ＳＲ部の大部分のゲート数を占めてしまうという問題点
がある。There is a problem in that it occupies most of the gates in the SR section.
そこでＶＲとＳＲの読出し部（ＳＥＬ）に於（・て、ス
カラ・データの特殊性を考慮して、ゲート規模を増加さ
せず、効率的ｆｃｓＲを読出し、またそれにストアする
必要が生じる。Therefore, in the reading section (SEL) of VR and SR, it is necessary to efficiently read and store fcsR without increasing the gate scale, taking into consideration the special characteristics of scalar data.
本発明の目的は上記の如き従来の問題点を除去するもの
であり、ベクトル処理に於いて、スカラレジスタを効率
的に読出すことができる効果を有するベクトル処理装置
を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-mentioned conventional problems, and to provide a vector processing device having the effect of efficiently reading a scalar register in vector processing.
このために本発明においては、ＳＲ読出し専用の選択回
路を２組設け、ベクトル命令起動時に、その指令に従い
予めスカラ・データを選択して後段の最終選択回路へ送
り、ここで最終的に必要なオペランドを選択する。しか
も、スカラＯデータは、この後段のレジスタに於いてそ
のベクトル命令実行中保持することで供給し続けるよう
にする。このような構成により、ケート数を大巾に削減
することができる。To this end, in the present invention, two sets of selection circuits dedicated to reading the SR are provided, and when a vector command is started, scalar data is selected in advance according to the command and sent to the final selection circuit at the subsequent stage, where the final necessary selection circuit is sent. Select operands. In addition, the scalar O data is held in a subsequent register during the execution of the vector instruction, so that it continues to be supplied. With such a configuration, the number of cages can be greatly reduced.
以下、本発明の実施例につき図面を用いて詳細に説明す
る。Embodiments of the present invention will be described in detail below with reference to the drawings.
ピ） 実施例の構成
第１図は本発明の一実施例であるベクトル処理装置の概
略構成図である。主記憶装置６よりフェツチされたデー
タは、分配回路３を介して適当なＶＲ１あるいはＳＲ２
へ格納される。演算に際しては、適当な■ｆＬ１及びＳ
Ｒ２が読出され、選択回路４を介して、適当な演算器５
へ順次供給される。演算器５より出力された演算結果は
、再び分配回路３を介して適当なＶＲｌあるいはＳＲ２
に格納される。このようにして−演算を繰り返した後、
必要な演算結果は七ｔが格納されているｖ′ｆＬ１ある
いはＳＲ２より選択回路４を介して順次主記憶装置６へ
供給されてストアされる。B) Configuration of Embodiment FIG. 1 is a schematic configuration diagram of a vector processing device which is an embodiment of the present invention. The data fetched from the main memory 6 is sent to an appropriate VR1 or SR2 via a distribution circuit 3.
is stored in When calculating, use appropriate fL1 and S.
R2 is read out and sent to an appropriate arithmetic unit 5 via the selection circuit 4.
are sequentially supplied to The calculation result output from the calculation unit 5 is sent to an appropriate VRl or SR2 via the distribution circuit 3 again.
is stored in After repeating the − operation in this way,
Necessary operation results are sequentially supplied from v'fL1 or SR2 in which 7t is stored to the main memory 6 via the selection circuit 4 and stored therein.
第６図は本発明の一実施例であるベクトル処理装置のＶ
Ｒ−８Ｒ読出し部の構成図である。FIG. 6 shows V of a vector processing device which is an embodiment of the present invention.
FIG. 2 is a configuration diagram of an R-8R reading section.
第３図では、ＶＲ及びＳＲが各４本、演算器が２個備え
ている場合の例を示しである。４本のＳＲ２の読出しデ
ータ線２１は、まず２組のＳＲ専用選択回路４０ａ、４
０ｂに入力されて、４本のうちいずれか２組が選択され
る。一方、４本のＶＲの読出しデータ線１１は、各演算
器５の２つのオペランド入力（ａ、ｂ）に対応した４組
の最終選択回路ａ１ａ、４１ｂ、Ｊａ、４２ｂに入力さ
れており、また上記ＳＲ専用選択回路４０ａの出力は、
最終選択回路４１ａ 、４１ｂに、また同じ（４０ｂの
出力は４１ｂ、４２ｂに入力されている。この最終選択
回路の出力は、各演算器５の入力レジスタ５１ａ、５１
ｂ。FIG. 3 shows an example in which four VRs and four SRs each and two arithmetic units are provided. The four SR2 read data lines 21 are first connected to two sets of SR exclusive selection circuits 40a, 4.
0b, and any two sets out of the four are selected. On the other hand, the four VR read data lines 11 are input to four sets of final selection circuits a1a, 41b, Ja, and 42b corresponding to the two operand inputs (a, b) of each arithmetic unit 5, and The output of the SR exclusive selection circuit 40a is:
The same (the output of 40b is input to 41b, 42b), the output of this final selection circuit is input to the input registers 51a, 51 of each arithmetic unit 5.
b.
５２ａ 、 ５２ｂへ接続されて演算に供される。尚、
主記憶装置へのストア用選択回路部分は、第６図より省
略しであるが全（同様に構成することができる。It is connected to 52a and 52b and used for calculation. still,
Although the selection circuit portion for storing to the main memory device is omitted from FIG. 6, it can be constructed in the same manner.
第４図は本発明の一実施例であるベクトル処理装置のＶ
Ｒ−８Ｒ，読出し制御部の構成図である。解読されて実
行すべきベクトル命令の情報は、命令レジスタ７に与え
ら４る。そのうち演算器番号Ｅ７１は２ビツトで、甲は
演算器１を・２′は演算器２を指定し、そｔ以外は該当
しないものとする。また演算器の２つオペランドとなる
べきＶＲ＠ＳＲの番号Ａ ７２ 、８７３は各３ビツト
で与えられ、そのうち先頭１ピントが０′ならＶＲを、
１′ならばＳＲを指定する。FIG. 4 shows V of a vector processing device which is an embodiment of the present invention.
It is a block diagram of R-8R, a read-out control part. Information on the vector instruction to be decoded and executed is given to the instruction register 7. Of these, the arithmetic unit number E71 is 2 bits, A specifies arithmetic unit 1, 2' specifies arithmetic unit 2, and the numbers other than t are not applicable. In addition, the numbers A 72 and 873 of VR@SR, which should be the two operands of the arithmetic unit, are each given with 3 bits, and if the first pinpoint is 0', then VR
If it is 1', SR is designated.
この情報Ａは、ＳＲ専用選択回路４０ａの選択条件レジ
スタ８０ａおよび演算器１のａ個入力に対応する最終選
択回路４１ａの選択条件レジスタ８１ａと同じく、選択
条件レジスタ８２ａに入力されている。ここで、選択条
件レジスタ８０ａは一ベク）、ＩＩ／命令起動に際して
、Ａ７２の内容がセットされるが、選択条件レジスタ８
１ａ、８２ａは一命令起動時演算器番号Ｅ７１のデコー
ド結果７５に従い、対応する演算器の選択条件レジスタ
のみがセットされる。This information A is input to the selection condition register 82a as well as the selection condition register 80a of the SR dedicated selection circuit 40a and the selection condition register 81a of the final selection circuit 41a corresponding to the a inputs of the arithmetic unit 1. Here, the selection condition register 80a is one vector), and the contents of A72 are set when the II/instruction is activated, but the selection condition register 80a is
In 1a and 82a, only the selection condition register of the corresponding arithmetic unit is set according to the decoding result 75 of the arithmetic unit number E71 when one instruction is activated.
演算器のｂ個入力に対応する、ＶＲ＠ＳＲ番号Ｂ７番号
及７３択条件レジスタ８ｏｂ、８１ｂ、８２ｂノ動作も
ａ側に全（同様である。The operations of VR@SR number B7 number and 73 selection condition registers 8ob, 81b, and 82b corresponding to b inputs of the arithmetic unit are also all on the a side (same).
演算器１のａ側の入力レジスタ５１ａには、選択条件レ
ジスタ８１ａの先頭１ビツトの情報に従い、演算終了ま
での間、スカラー・データ保持信号９１ａが出力サレル
。９１ｂ、９２ａ、９２ｂ Ｋ −’：） イテも同様
である。これにより、ＳＲ専用選択回路４０ａを介し、
最終選択回路４ｉａを介し、入力レジスタ５１ａにセン
トさｔたスカラー・データは演算終了までの間保持され
１こままで、演算に供される。A scalar data holding signal 91a is output to the input register 51a on the a side of the arithmetic unit 1 until the operation is completed according to the information of the first 1 bit of the selection condition register 81a. 91b, 92a, 92b K-':) The same goes for ite. As a result, via the SR dedicated selection circuit 40a,
The scalar data sent to the input register 51a via the final selection circuit 4ia is held until the end of the calculation and is used for the calculation without changing it.
（ロ） 実施例の動作
前述の例１と例２のような乗算と加算のベクトル命令が
続けて起動さｔた時のＶＲ及びＳＲの読出し動作につい
て考える。(b) Operation of the Embodiment Let us consider the read operation of the VR and SR when the multiplication and addition vector instructions as in the above-mentioned Examples 1 and 2 are activated successively.
まず乗算が起動されて、命令レジスタ７に起動情報がセ
クトされる。演算器番号Ｅは・１″、オペランド番号Ａ
は０′（即ちＶＲｏ番）、オペランド番号Ｂは４′（即
ちＳＲｏ番）であるとする。選択条件レジスタ８１ａに
は０′が入り、セットされるので、以後選九回路４ｉａ
はＶＲ。First, multiplication is activated and activation information is sectored into the instruction register 7. Arithmetic unit number E is 1″, operand number A
is 0' (ie, VRo number), and operand number B is 4' (ie, SRo number). Since the selection condition register 81a is set to 0', the selection condition register 81a is set to the selection condition register 81a.
is VR.
番の読出しデータを順次入力レジスタ５１ａに流し続け
る。−力、選択条件レジスタ８０ｂには１４０′が入り
、８８０番の読出しデータを選択し出力する。選択条件
レジスタ４１ｂには４′がセットされ、上記８０ｂの出
力を選択するので、８８０番の読出しデータが入力レジ
スタ５１ｂにセントされる。これ以後ｓｔｂの先頭ビッ
トの１′値のため出力される保持信号９１ｂにより入力
レジスタ５１ｂのスカラ・データは保持されるので、演
算終了まで同じデータが流れ続ける。これにより、演算
器１は、ＶＲｏ番のデータを順次、入力レジスタ５１ａ
より供され、ＳＲｏ番のデータを持続的に入カレジスｊ
Ｚ５１ｂより供さハ、Ｌ回の演算を行う。The read data of the number continues to be sequentially supplied to the input register 51a. 140' is entered in the selection condition register 80b, and read data number 880 is selected and output. Since 4' is set in the selection condition register 41b and the output of the above-mentioned 80b is selected, read data No. 880 is sent to the input register 51b. Thereafter, the scalar data in the input register 51b is held by the holding signal 91b that is output due to the 1' value of the first bit of stb, so the same data continues to flow until the end of the operation. As a result, the arithmetic unit 1 sequentially transfers the data of number VRo to the input register 51a.
The data of SRo number is continuously input to the register
Provided by Z51b, L calculations are performed.
乗算起動の次のサイクルで、例２のような加算ベクトル
命令が起動されたとする。演算器番号Ｅは２′、オペラ
ンド番号Ａは５′（、即ち５ＲＪ１番）−オペランド番
号Ｂは７′（即ち、８８６番）であるとする。選択回路
４０ａは、ＳＲ１番の読出しデータを、選択回路４０ｂ
は、８８６番の読出しデータを選択して出力する。又、
選択回路４２ａは４０Ｈの出力を、４２ｂは４０ｂの出
力を選択し、これが入力レジスタ５２ａ、５２ｂで各々
保持されて、演算に供され、Ｌ回の加算が行われる。Assume that an addition vector instruction as in Example 2 is activated in the cycle following the activation of multiplication. It is assumed that the arithmetic unit number E is 2', the operand number A is 5' (ie, 5RJ1), and the operand number B is 7' (ie, 886). The selection circuit 40a selects the read data of SR1 from the selection circuit 40b.
selects and outputs read data number 886. or,
The selection circuit 42a selects the output of 40H, and the selection circuit 42b selects the output of 40B, which are held in input registers 52a and 52b, respectively, and subjected to calculations, and L additions are performed.
命令起動は１サイクル毎行われるが、上記各り回の乗算
実行と、加算美行はほとんど並行して行わハる。The instruction activation is performed every cycle, but the above-mentioned multiplication and addition are performed almost in parallel.
上記実施例の説明に於いては、主記憶装置へのストア動
作については省略しであるが、演算器に対する場合と全
く同様に実現することができる。In the description of the above embodiment, the store operation to the main memory is omitted, but it can be realized in exactly the same way as for the arithmetic unit.
以上述べた如き構成であるから、本発明によれは、ベク
トル処理装置のスカラ・レジスタの読出しから、演算器
へのオペランド送出及び主記憶装置へのストア・データ
送出の回路において、パス数を減少させ、選択回路のゲ
ート規模を削減して、効率的にスカラー・レジスタを読
出すことができる効果がある。With the configuration described above, the present invention reduces the number of paths in the circuit from reading the scalar register of the vector processing device to sending operands to the arithmetic unit and sending store data to the main memory. This has the effect of reducing the gate scale of the selection circuit and efficiently reading out the scalar register.
第１図は、本発明の一実施例であるベクトル処理装置の
概略構成図、第２図は、従来の選択回路の構成例を示す
図、第３図及び第４図は本発明の一実施例の構成図であ
る。
１・・ベクトルのレジスタ（ＶＲ）
２・・・スカシ９レジスター（Ｓ Ｒ）３・・・分配回
路
４・・・選択回路
５・・・演算器
６・・・主記憶装置
４０ａ、４０ｂ・・・ＳＲ専用選択回路４１ａ、４１ｂ
、４２ａ、４２ｂ ・、最終選択回路８０ａ、８０ｂ、
８１ａ、８１ｂ、８２ａ、８２ｂ 、、、選択条件レジ
スタ７４・・・演算器査号デコーダ
オフ口
に
牙２図
［−
「
オ ３ 図
矛 ばFIG. 1 is a schematic configuration diagram of a vector processing device which is an embodiment of the present invention, FIG. 2 is a diagram showing an example of the configuration of a conventional selection circuit, and FIGS. 3 and 4 are diagrams showing an example of the configuration of a conventional selection circuit. It is a block diagram of an example. 1... Vector register (VR) 2... Square 9 register (SR) 3... Distribution circuit 4... Selection circuit 5... Arithmetic unit 6... Main storage devices 40a, 40b...・SR dedicated selection circuits 41a, 41b
, 42a, 42b, final selection circuit 80a, 80b,
81a, 81b, 82a, 82b...Selection condition register 74...Arithmetic unit signal decoder off (Fig. 2)
Claims (1)
数の演算器、複数のメモリ・リクエスタを備えてベクト
ル命令を実行するベクトル処理装置において、ベクトル
命令の起動情報に従い、予めスカラー彎しジスクの読出
しデータのみを選択する第１の選択手段と、該第１の選
択出力及びベクトル・レジスタの読出しデータとを選択
する第２の選択手段と、順次スカラー・データを読出し
てベクトル命令実行中保持するレジスタを設けたことを
特徴とするベクトル処理装置。In a vector processing device that is equipped with multiple vector registers and scalar registers, multiple arithmetic units, and multiple memory requesters and executes vector instructions, only the read data of the disk is converted into a scalar in advance according to the activation information of the vector instruction. A first selection means for selecting, a second selection means for selecting the first selection output and read data of the vector register, and a register for sequentially reading scalar data and holding it during execution of a vector instruction. A vector processing device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22379482A JPS59114677A (en) | 1982-12-22 | 1982-12-22 | Vector processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22379482A JPS59114677A (en) | 1982-12-22 | 1982-12-22 | Vector processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114677A true JPS59114677A (en) | 1984-07-02 |
| JPH0345420B2 JPH0345420B2 (en) | 1991-07-11 |
Family
ID=16803815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22379482A Granted JPS59114677A (en) | 1982-12-22 | 1982-12-22 | Vector processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114677A (en) |
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