JPS59105126A - 要求制卸方式 - Google Patents
要求制卸方式Info
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- JPS59105126A JPS59105126A JP21532182A JP21532182A JPS59105126A JP S59105126 A JPS59105126 A JP S59105126A JP 21532182 A JP21532182 A JP 21532182A JP 21532182 A JP21532182 A JP 21532182A JP S59105126 A JPS59105126 A JP S59105126A
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- logic
- flop
- signal
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数の装置（周辺装置）が資源（例えば共通
のバスなど）を共用しているシステムにおいて、各装置
にフリップ・フロップを備えこれを縦続接続してシフト
レジスタとし、シフトレジスタを構成するフリップ・フ
ロップのオン期間を要求可能期間として循環させて各装
置からの資源占有の要求を制御し、唯一の装置に対して
共用資源を占有させるようにした要求制御方式に関する
ものであ−る。
のバスなど）を共用しているシステムにおいて、各装置
にフリップ・フロップを備えこれを縦続接続してシフト
レジスタとし、シフトレジスタを構成するフリップ・フ
ロップのオン期間を要求可能期間として循環させて各装
置からの資源占有の要求を制御し、唯一の装置に対して
共用資源を占有させるようにした要求制御方式に関する
ものであ−る。
第１図は従来のディジー・チェーン方式の概要を説明す
る図、第２図は従来のポーリング方式の概要を説明する
図、第３図は従来の独立要求制御方式の概要を説明する
図である。図において、ＢＣはバス制御装置、ＤＶＯな
いしＤＶ３は周辺装置な示す。
る図、第２図は従来のポーリング方式の概要を説明する
図、第３図は従来の独立要求制御方式の概要を説明する
図である。図において、ＢＣはバス制御装置、ＤＶＯな
いしＤＶ３は周辺装置な示す。
複数の装置（周辺装置）が資源（例えば共通のバス１よ
と）を共用しているシステムにおいて、各装置から共用
資源の占有を要求する信号が送出された場合、どれか唯
一の装置に共用資源を占有させるように制御しなければ
ならない。このような場合の従来の要求制御方式として
は、ディジー・チェーン方式やポーリング方式、独立要
求制御方式などが矧られている。
と）を共用しているシステムにおいて、各装置から共用
資源の占有を要求する信号が送出された場合、どれか唯
一の装置に共用資源を占有させるように制御しなければ
ならない。このような場合の従来の要求制御方式として
は、ディジー・チェーン方式やポーリング方式、独立要
求制御方式などが矧られている。
ディジー・チェーン方式は、第１図に示すように、バス
制御装置Ｂｅに対して、各周辺装置ＤＶＯないしＤＶ３
から要求信号Ｒｉがワイヤード・オアに接続された要求
線を通して送出される。又、バス制御装置ＢＣかもの間
合せ信号線により谷周辺装置ＤＶＯないしＤＶ３が直列
接続される。例えば周辺装置ＤＶｚから要求線に要求信
号Ｒｉが送出されると、要求線はバインベル（いずれの
周辺装置ＤＶＯないしＤＶ３からも要求信号Ｒ乙が送出
されていないときはハイレベルにある）からローレベル
に変わる。この要求線のレベル変化によりバス制御装置
Ｂｅは、どの周辺装置ＤＶＯないし］）Ｖ３かは認識で
きな〜・が要求信号が送出され℃いることが認識でき、
間合わせ信号線に間合わせ信号を送出する。周辺装置Ｄ
ＶＯでは、要求信号Ｑｉを送出していなければ、バス制
御装置ＢＣから送られてきた間合わせ信号がそのまま周
辺装置ＤＶＩに送られる。周辺装置ＤＶ２では、周辺装
置ＤＶＩから間合わせ信号が送られてくると、要求信号
ｆｌｉを送出しているので、間合わせ信号を周辺装置Ｄ
Ｖ３には送らずにバスを占有する。この方式では、間合
わせ信号線の接続をみれば明らかなように、周辺装置Ｄ
Ｖｏが最も優先されるというように優先順位が装置の物
理的配置によって決まってしまうのが欠点である。
制御装置Ｂｅに対して、各周辺装置ＤＶＯないしＤＶ３
から要求信号Ｒｉがワイヤード・オアに接続された要求
線を通して送出される。又、バス制御装置ＢＣかもの間
合せ信号線により谷周辺装置ＤＶＯないしＤＶ３が直列
接続される。例えば周辺装置ＤＶｚから要求線に要求信
号Ｒｉが送出されると、要求線はバインベル（いずれの
周辺装置ＤＶＯないしＤＶ３からも要求信号Ｒ乙が送出
されていないときはハイレベルにある）からローレベル
に変わる。この要求線のレベル変化によりバス制御装置
Ｂｅは、どの周辺装置ＤＶＯないし］）Ｖ３かは認識で
きな〜・が要求信号が送出され℃いることが認識でき、
間合わせ信号線に間合わせ信号を送出する。周辺装置Ｄ
ＶＯでは、要求信号Ｑｉを送出していなければ、バス制
御装置ＢＣから送られてきた間合わせ信号がそのまま周
辺装置ＤＶＩに送られる。周辺装置ＤＶ２では、周辺装
置ＤＶＩから間合わせ信号が送られてくると、要求信号
ｆｌｉを送出しているので、間合わせ信号を周辺装置Ｄ
Ｖ３には送らずにバスを占有する。この方式では、間合
わせ信号線の接続をみれば明らかなように、周辺装置Ｄ
Ｖｏが最も優先されるというように優先順位が装置の物
理的配置によって決まってしまうのが欠点である。
又、ポーリング方式は、第２図に示すように。
各周辺装置ＤＶＯないしＤＶ３には、応答線、要求線、
及びアドレス線がバス制御装置Ｂｅに対して並列に接続
される。そして、例えば、周辺装置ＤＶ２から要求線に
要求信号が送出されると、バス制御装置Ｂｅでは、アド
レス線に予め決められた順序に従って周辺装置ＤＶｏな
いしＤＶ３のアドレス信号を順次送出する。そしてアド
レス線に「１０」のアドレス信号が送出されたとき１周
辺装置ＤＶ２は要求イば号を送出しているので、今度は
応答信号を応答線に送出するとともにバスを占有する。
及びアドレス線がバス制御装置Ｂｅに対して並列に接続
される。そして、例えば、周辺装置ＤＶ２から要求線に
要求信号が送出されると、バス制御装置Ｂｅでは、アド
レス線に予め決められた順序に従って周辺装置ＤＶｏな
いしＤＶ３のアドレス信号を順次送出する。そしてアド
レス線に「１０」のアドレス信号が送出されたとき１周
辺装置ＤＶ２は要求イば号を送出しているので、今度は
応答信号を応答線に送出するとともにバスを占有する。
バス制御装置ＢＣは、応答線に応答があると、次のアド
レス信号の送出馨停止する。この方式では、バス制御装
置Ｂｅのアドレス信号送出を変えることにより任意に優
先順位を変えることはできるが、ハードウェアが複雑に
なるなどの欠点かある。
レス信号の送出馨停止する。この方式では、バス制御装
置Ｂｅのアドレス信号送出を変えることにより任意に優
先順位を変えることはできるが、ハードウェアが複雑に
なるなどの欠点かある。
又、第３の独立要求制御方式は、第３図にかすように、
周辺装置ＤＶＯないし１）Ｖ３とバス制御装置ＢＣとの
間が、個別の要求線と占有許可線とによって接続される
。したがって、バス制御装置阜Ｃでは、どの周辺装置Ｄ
Ｖ ｏフよいしＤＶ３が要求信号を送出したかを個別に
認識することができ、バス制御装置ＢＣから周辺装置Ｄ
ＶＯないしＤＶ３に個別に占有を許可することができる
。例えば２以上の周辺装置ＤＶｏないしＤＶ３から要求
信号が送出された場合にも、バス制御装置ＢＣでは、予
め優先順位を決め、その順位に従って割当てることもで
きろ。この方式も、ポーリング方式と同様に、装置の優
先順位を変えることはできるが、ノ為−ドウェアが複雑
になるなどの欠点がある。特に第２図及び第３図に示し
た従来の方式では、周辺装置が多くなればそれだけアド
レス線や要求線、占有許可線などの本数が増那すると共
に、ノル−ドウエアが複雑になる。
周辺装置ＤＶＯないし１）Ｖ３とバス制御装置ＢＣとの
間が、個別の要求線と占有許可線とによって接続される
。したがって、バス制御装置阜Ｃでは、どの周辺装置Ｄ
Ｖ ｏフよいしＤＶ３が要求信号を送出したかを個別に
認識することができ、バス制御装置ＢＣから周辺装置Ｄ
ＶＯないしＤＶ３に個別に占有を許可することができる
。例えば２以上の周辺装置ＤＶｏないしＤＶ３から要求
信号が送出された場合にも、バス制御装置ＢＣでは、予
め優先順位を決め、その順位に従って割当てることもで
きろ。この方式も、ポーリング方式と同様に、装置の優
先順位を変えることはできるが、ノ為−ドウェアが複雑
になるなどの欠点がある。特に第２図及び第３図に示し
た従来の方式では、周辺装置が多くなればそれだけアド
レス線や要求線、占有許可線などの本数が増那すると共
に、ノル−ドウエアが複雑になる。
本発明は、上記の欠点を除去するものであって一簡単な
ハードウェア構成により各装置の要求信号を平等に制御
することができる要求制御方式を提供１−ることを目的
とづ−るものである。
ハードウェア構成により各装置の要求信号を平等に制御
することができる要求制御方式を提供１−ることを目的
とづ−るものである。
そのために本発明の要求制御方式は、複数個の装置が資
源を共用し、上記複数個の装置から上記資源の占有要求
が出されたときには、上記複数個の装置のうち１個の装
置が上記資源を占有するように制御する要求制御方式で
あって、上記複数個の装置の夫々は、少なくとも１個の
フリップ・フロッゾを有し、該フリップ・フロップは、
シフトレジスタを構成するように上記複数個の装置間で
互に直列に接続されシフトクロックに従って上記フリッ
プ・フロップのセット状態が順次シフトされると共に、
セット状態にあるフリップ・フロップを有する装置が占
有要求を出しているときには当該装置が上記資源を占有
し、自該装置の有するフリップ・フロップのセット状態
が次段の装置の有するフリップ・フロップにシフトされ
ないよ−うに構成されたことを特徴とするものである。
源を共用し、上記複数個の装置から上記資源の占有要求
が出されたときには、上記複数個の装置のうち１個の装
置が上記資源を占有するように制御する要求制御方式で
あって、上記複数個の装置の夫々は、少なくとも１個の
フリップ・フロッゾを有し、該フリップ・フロップは、
シフトレジスタを構成するように上記複数個の装置間で
互に直列に接続されシフトクロックに従って上記フリッ
プ・フロップのセット状態が順次シフトされると共に、
セット状態にあるフリップ・フロップを有する装置が占
有要求を出しているときには当該装置が上記資源を占有
し、自該装置の有するフリップ・フロップのセット状態
が次段の装置の有するフリップ・フロップにシフトされ
ないよ−うに構成されたことを特徴とするものである。
以下１本発明の実施例を図面を参期しつつ説明する０
第４図は不発明の１実施例を示す図、第５図は本発明の
１実施例の具体的な構成を示す図、第６図は本・発明の
１実施例の他の具体的の構成を示す図である。図におい
て、ＤＶＩないしＤＶｒＬ−ＤＶｊ−１，ＤＶ ｉ ト
ＤＶ ｉ ＋ ｓは装置（周辺装置）、１とＦＦＩない
しＦＦｎはフリップ・フロップ、２はオア・ゲごト、３
ないし５はアンド・ゲート、６はナンド・ゲート、慢は
要求必要信号、Ｒｉは要求信号を示す。
１実施例の具体的な構成を示す図、第６図は本・発明の
１実施例の他の具体的の構成を示す図である。図におい
て、ＤＶＩないしＤＶｒＬ−ＤＶｊ−１，ＤＶ ｉ ト
ＤＶ ｉ ＋ ｓは装置（周辺装置）、１とＦＦＩない
しＦＦｎはフリップ・フロップ、２はオア・ゲごト、３
ないし５はアンド・ゲート、６はナンド・ゲート、慢は
要求必要信号、Ｒｉは要求信号を示す。
本発明は、各装置の要求可能期間を、シフトレジスタを
用いて循環させることにより、各装置に要求の機会を均
等に割当て、各装置がその要求可能期間中に要求を出し
た時、同時に他の装置への要求可能期間の循環を必要な
時間だけ停止させるものである。これにより、要求を出
せる装置は唯一つに限定され、要求を出している間は共
用の資源（バスなど）を占有できるようにしたものであ
る。
用いて循環させることにより、各装置に要求の機会を均
等に割当て、各装置がその要求可能期間中に要求を出し
た時、同時に他の装置への要求可能期間の循環を必要な
時間だけ停止させるものである。これにより、要求を出
せる装置は唯一つに限定され、要求を出している間は共
用の資源（バスなど）を占有できるようにしたものであ
る。
即ち本発明では、第４図に示すように、装置Ｄｖ１ない
しＤＶルの夫々にフリップ・フロップＦＦＩないしＦＦ
ｎを設け、このフリップ・フロップＦＦＩないしＦＦｎ
がサイクリークがシフトレジスタを構成するように互い
に直列に接続される。したがって各装置ＤＶＩないしＤ
Ｖ ｎのフリップ・フロップＦＦＩないしＦＦｒＬの
うち、ある時刻に状態が論理「１」になるフリップ・フ
ロップは唯一つになり。
しＤＶルの夫々にフリップ・フロップＦＦＩないしＦＦ
ｎを設け、このフリップ・フロップＦＦＩないしＦＦｎ
がサイクリークがシフトレジスタを構成するように互い
に直列に接続される。したがって各装置ＤＶＩないしＤ
Ｖ ｎのフリップ・フロップＦＦＩないしＦＦｒＬの
うち、ある時刻に状態が論理「１」になるフリップ・フ
ロップは唯一つになり。
一定周期のシフトパルスによって論理「１」を出力する
フリップ・フロップは循環する。各装置Ｄｖ１ないしＤ
Ｖｎは、自装置のフリップ・フロップ。
フリップ・フロップは循環する。各装置Ｄｖ１ないしＤ
Ｖｎは、自装置のフリップ・フロップ。
ＦＦＬないしＦＦｎが論理「１」の状態の間を要求可能
期間とし、その期間中に要求を出すことができる。もし
要求可能期間中に要求がなかったり。
期間とし、その期間中に要求を出すことができる。もし
要求可能期間中に要求がなかったり。
要求が要求可能期間中に終了すると、次のシフトパルス
により要求可能期間が次の装置に移るが。
により要求可能期間が次の装置に移るが。
要求可能期間以上に要求が長い場合には、自装置の７リ
ツプ・フロップの状態を論理「１」に保持し、その間、
法の装置へは■１′′をシフトしないようにすることに
よって、自装置の要求可能期間を必要なだけ長くするよ
うにする。これにより。
ツプ・フロップの状態を論理「１」に保持し、その間、
法の装置へは■１′′をシフトしないようにすることに
よって、自装置の要求可能期間を必要なだけ長くするよ
うにする。これにより。
各装置の要求の機会を均等に保ちながら一旦要求を出せ
ば、必要な時間だけ要求を出し続けろことが可能になる
。
ば、必要な時間だけ要求を出し続けろことが可能になる
。
具体的な構成を示したのが第５図である。第５図におい
て、装置ＤｖＬでは、前段の装置ｐｖｉ−１からの出力
Ｑ ｉ −１がオア・ゲート２の一方の入力端子に供給
され、アンド・ゲート３の出力端子から出力ｆ）ｉ＋１
が次段の装置ＤＶｉ＋１に送出される。
て、装置ＤｖＬでは、前段の装置ｐｖｉ−１からの出力
Ｑ ｉ −１がオア・ゲート２の一方の入力端子に供給
され、アンド・ゲート３の出力端子から出力ｆ）ｉ＋１
が次段の装置ＤＶｉ＋１に送出される。
フリップ・フロップ１は、クロック端子ＣＬにシフトパ
ルスが供給ざ航、入力端子Ｄｉにオア・ゲート２の出力
が供給され、出力端子Ｑｉから状態信号がアンド・ゲー
ト３と４の一方の入力端子に供給されろ。アンド・ゲー
ト３の他方の入力端子は反転入力になっていて要求必要
信号慢（要求可能期間中に要求信号として有効になる）
が供給される。
ルスが供給ざ航、入力端子Ｄｉにオア・ゲート２の出力
が供給され、出力端子Ｑｉから状態信号がアンド・ゲー
ト３と４の一方の入力端子に供給されろ。アンド・ゲー
ト３の他方の入力端子は反転入力になっていて要求必要
信号慢（要求可能期間中に要求信号として有効になる）
が供給される。
又アンド・ゲート４の他方の入力端子にも要求必要信号
Ｓｉが供給される。そしてアンド・ゲート４の出力端子
はオア・ゲート２の他方の入力端子に接続されろと共に
該出力端子から要求信号Ｒｉが送出される。
Ｓｉが供給される。そしてアンド・ゲート４の出力端子
はオア・ゲート２の他方の入力端子に接続されろと共に
該出力端子から要求信号Ｒｉが送出される。
以上のように接続構成された装置Ｄｖｔにおいて、前段
の装置１）Ｖｉ’−１の出力Ｑ ｉ −１がシフトパル
スによって論理「１」になると、オア°ゲート２を通し
てフリップ・フロップ１の入力端子り乙に論理「１」の
信号が供給されるから、次のシフトクロックではフリッ
プ・フロップｌの出力Ｑｉが論理「１」になる。この状
態において要求必要信号計が論理「０」である場合には
アンド・ゲート３のアンド条件が成立し、次段の装置Ｄ
ｖｔ＋１に送出される出力Ｄｉ＋１が論理「１」にされ
、次段にＸＸ＋ １ ’がシフトされるが、要求必要信
号８番が論理「１」であれば、アンド・ゲート４のアン
ド条件が酸二し、要求信号部が論理「１」にされる。こ
のとき、同時にオア・ゲート２を通してフリップ・フロ
ップ１の入力端子ＤＬに供給される信号も論理「１」に
され、クリップ・フロップｌは、要求必要信号Ｓｉが論
理「０」になるまで論理「１」の状態が保持される。他
方、アンド・ゲート３は、要求必要４３号ＳＬが論理「
１」の間はインヒビノドされてアンド条件が成立しない
ので、次段の装置ＤＶ ｉ ＋１に送出される出カニ［
） ｉ ＋ １は論理「Ｏ」のままにおかれ、要求可能
期間のシフトは停止される。したがって要求が処理され
、要求必要信号８Ｌが論理「０」にされると、アンド・
ゲート４のアンド条件が成立せず、アンド・ゲート３の
アンド条件が成立１−るようになるので、要求信号ＲＬ
が論理「０」、次段の装置］）Ｖｚ＋ｔに送出される出
力りも＋１が論理「１」にされると共に、オア・ゲート
２を通してフリップ・フロップ１の入力端子Ｄｚに供給
される信号が論理「０」にされる。そのため、次のシフ
トクロックでは、フリップ・フロップ１は、論理「０」
にされ、次段の装置１）Ｖｉ＋１のフリップ・フロップ
（図示せず）が論理「１」にセットされて、要求可能期
間が次段にシフトされる。
の装置１）Ｖｉ’−１の出力Ｑ ｉ −１がシフトパル
スによって論理「１」になると、オア°ゲート２を通し
てフリップ・フロップ１の入力端子り乙に論理「１」の
信号が供給されるから、次のシフトクロックではフリッ
プ・フロップｌの出力Ｑｉが論理「１」になる。この状
態において要求必要信号計が論理「０」である場合には
アンド・ゲート３のアンド条件が成立し、次段の装置Ｄ
ｖｔ＋１に送出される出力Ｄｉ＋１が論理「１」にされ
、次段にＸＸ＋ １ ’がシフトされるが、要求必要信
号８番が論理「１」であれば、アンド・ゲート４のアン
ド条件が酸二し、要求信号部が論理「１」にされる。こ
のとき、同時にオア・ゲート２を通してフリップ・フロ
ップ１の入力端子ＤＬに供給される信号も論理「１」に
され、クリップ・フロップｌは、要求必要信号Ｓｉが論
理「０」になるまで論理「１」の状態が保持される。他
方、アンド・ゲート３は、要求必要４３号ＳＬが論理「
１」の間はインヒビノドされてアンド条件が成立しない
ので、次段の装置ＤＶ ｉ ＋１に送出される出カニ［
） ｉ ＋ １は論理「Ｏ」のままにおかれ、要求可能
期間のシフトは停止される。したがって要求が処理され
、要求必要信号８Ｌが論理「０」にされると、アンド・
ゲート４のアンド条件が成立せず、アンド・ゲート３の
アンド条件が成立１−るようになるので、要求信号ＲＬ
が論理「０」、次段の装置］）Ｖｚ＋ｔに送出される出
力りも＋１が論理「１」にされると共に、オア・ゲート
２を通してフリップ・フロップ１の入力端子Ｄｚに供給
される信号が論理「０」にされる。そのため、次のシフ
トクロックでは、フリップ・フロップ１は、論理「０」
にされ、次段の装置１）Ｖｉ＋１のフリップ・フロップ
（図示せず）が論理「１」にセットされて、要求可能期
間が次段にシフトされる。
具体的な構成の他の例乞示したのが第６図である。第６
図において、装置Ｄ Ｖ ｉでは、前段の装置ＤＶｉ−
１からの出力Ｑ ｉ −１がフリップ・フロップ１の入
力端子Ｄｔに供給され。
図において、装置Ｄ Ｖ ｉでは、前段の装置ＤＶｉ−
１からの出力Ｑ ｉ −１がフリップ・フロップ１の入
力端子Ｄｔに供給され。
フリップ・フロップ１の出力端子Ｑｉから出力ＤＬ＋１
が次段の装置ＤＶｉ＋ｉに送出される。又、ナンド・ゲ
ート６は、−万の入力端子がフリップ・フロップ１の出
力端子Ｑｉに接続され、他方の入力端子に要求必要信号
Ｓｉが供給され、出力端子から要求信号ｆＲ２が送出さ
れる。シフトクロックは、アンド・ゲート５の出力端子
から得られ、アンド・ゲート５の入力端子に源フロック
と各装置ＤＶＩないしＤＶルの要求信号≠Ｒ１ないし−
ＸＲルが供給される。したがって、シフトクロックは、
要求信号−１ｅＲ１ないし％Ｒルの全てがハイレベルで
あることを条件に源クロックがアンド・ゲート５を通し
て出力されろものである。
が次段の装置ＤＶｉ＋ｉに送出される。又、ナンド・ゲ
ート６は、−万の入力端子がフリップ・フロップ１の出
力端子Ｑｉに接続され、他方の入力端子に要求必要信号
Ｓｉが供給され、出力端子から要求信号ｆＲ２が送出さ
れる。シフトクロックは、アンド・ゲート５の出力端子
から得られ、アンド・ゲート５の入力端子に源フロック
と各装置ＤＶＩないしＤＶルの要求信号≠Ｒ１ないし−
ＸＲルが供給される。したがって、シフトクロックは、
要求信号−１ｅＲ１ないし％Ｒルの全てがハイレベルで
あることを条件に源クロックがアンド・ゲート５を通し
て出力されろものである。
以上のように接続構成された装置ＤＶｔにおいて、前段
の装置ＤＶｉ−ｔからの出力Ｑ ｉ −１が論理「１」
になると、次のシフトクロックでクリップ・フロップ１
が論理「１」にセットされる。この状態において、要求
必要信号ｓｉが論理ｒＯＪの場合にはナンド・ゲート６
の論理条件が成立せず、要求信号−ＸＲｉはハイレベル
のままであり、続いてシフトクロックがアンド・ゲート
５から送出されて論理「１」の状態が次段の装置Ｄｖｉ
＋１のフリップ・フロップ（図示せず）にシフトされる
。しかし、要求必要信号Ｓｉが論理「１」にされると、
ナンド・ゲート６の論理条件が成立するので、要求信号
月イがローレベルにされる。その結果アンド・ゲート５
の入力である要求信号％Ｒ１ないし≠Ｒｎのうちの−Ｘ
−Ｒｉがローレベルになるので、アンド・ゲート５から
はシフトクロックが送出されず、要求可能期間のシフト
が停止される。装置ＤＶＺにおいて要求が処理され、要
求必要信号Ｓｉが論理ｒＯＪにされると、要求信号■Ｒ
ｔがハイレベルになるので、次の源クロックがアンド・
ゲート５からシフトクロックとして出力され、次段の装
置Ｄｖｉ＋１のフリップ・フロップ（図示せず）に論理
「１」の状態、即ち要求可能期間がシフトされる。
の装置ＤＶｉ−ｔからの出力Ｑ ｉ −１が論理「１」
になると、次のシフトクロックでクリップ・フロップ１
が論理「１」にセットされる。この状態において、要求
必要信号ｓｉが論理ｒＯＪの場合にはナンド・ゲート６
の論理条件が成立せず、要求信号−ＸＲｉはハイレベル
のままであり、続いてシフトクロックがアンド・ゲート
５から送出されて論理「１」の状態が次段の装置Ｄｖｉ
＋１のフリップ・フロップ（図示せず）にシフトされる
。しかし、要求必要信号Ｓｉが論理「１」にされると、
ナンド・ゲート６の論理条件が成立するので、要求信号
月イがローレベルにされる。その結果アンド・ゲート５
の入力である要求信号％Ｒ１ないし≠Ｒｎのうちの−Ｘ
−Ｒｉがローレベルになるので、アンド・ゲート５から
はシフトクロックが送出されず、要求可能期間のシフト
が停止される。装置ＤＶＺにおいて要求が処理され、要
求必要信号Ｓｉが論理ｒＯＪにされると、要求信号■Ｒ
ｔがハイレベルになるので、次の源クロックがアンド・
ゲート５からシフトクロックとして出力され、次段の装
置Ｄｖｉ＋１のフリップ・フロップ（図示せず）に論理
「１」の状態、即ち要求可能期間がシフトされる。
以上のように不発明は、各装置のフＩＪ 、ｙプ・フロ
ップを互いに直列接続してシフトクロックにより論理「
１」の状態をシフトｊるシフトレジスタを構成するよう
にし、自装置のフリップ・フロップが論理「１」のとき
に要求必要信号があると要求信号を要求有の状態にする
と共に、シフトレジスタとしてのシフトを要求必要信号
がなくなるまで停止させることによって要求可能期間を
制御するものである。
ップを互いに直列接続してシフトクロックにより論理「
１」の状態をシフトｊるシフトレジスタを構成するよう
にし、自装置のフリップ・フロップが論理「１」のとき
に要求必要信号があると要求信号を要求有の状態にする
と共に、シフトレジスタとしてのシフトを要求必要信号
がなくなるまで停止させることによって要求可能期間を
制御するものである。
以上の説明から明らかなように、不発明によれば、各装
置にフリップ・フロップを設け、これを直列接続してシ
フトレジスタとし、要求を制御するので、ハードウェア
構成が簡単で、特定の装置の優先順位が高くなることも
なく、各装置の要求を平等に制ａすることができる。
置にフリップ・フロップを設け、これを直列接続してシ
フトレジスタとし、要求を制御するので、ハードウェア
構成が簡単で、特定の装置の優先順位が高くなることも
なく、各装置の要求を平等に制ａすることができる。
第１図は従来のディジーチェーン方式の概要を説明する
図、第２図は従来のポーリング方式の概要を説明する図
、第３図は従来の独立要求制御方式の概要を説明する図
、第４図は本発明の１実施例を示す図、第５図は本発明
の１実施例の具体的な構成を示す図、第６図は本発明の
１実施例の具体的な他の構成を示す図である。 Ｂ Ｃ・・・バス制御装置、ＤＶｏないしＤＶ ｎ、
ＤＶ ｉ−１、ＤｖｉとＤＶｉ＋１・＠置（周辺装置）
、１とＦＦＩないしＦＦｎ・・・フリップ・フロップ、
２・・・オア・ゲート、３ないし５・・・アンド・ゲー
ト、６・・・ナンド・ゲート、ＳＬ・・・要求必要信号
、Ｒ番・・・要求信号。 特許出願人 富士通株式会社 代理人弁理士京 谷 四 部
図、第２図は従来のポーリング方式の概要を説明する図
、第３図は従来の独立要求制御方式の概要を説明する図
、第４図は本発明の１実施例を示す図、第５図は本発明
の１実施例の具体的な構成を示す図、第６図は本発明の
１実施例の具体的な他の構成を示す図である。 Ｂ Ｃ・・・バス制御装置、ＤＶｏないしＤＶ ｎ、
ＤＶ ｉ−１、ＤｖｉとＤＶｉ＋１・＠置（周辺装置）
、１とＦＦＩないしＦＦｎ・・・フリップ・フロップ、
２・・・オア・ゲート、３ないし５・・・アンド・ゲー
ト、６・・・ナンド・ゲート、ＳＬ・・・要求必要信号
、Ｒ番・・・要求信号。 特許出願人 富士通株式会社 代理人弁理士京 谷 四 部
Claims (1)
- 複数個の装置が資源を共用し、上記複数個の装置から上
記資源の占有要求が出されたときには、上記複数個の装
置のうち１個の装置が上記資源を占有するように制御す
る要求制御方式であって、上記複数個の装置の夫々は、
少なくとも１個のフリップ・フロップを有し、該フリッ
プ・フロップは、シフトレジスタを構成するように上記
複数個の装置間で互に直列に接続されシフトクロックに
従って上記クリップ・フロップのセット状態が順次シフ
トされると共に、セット状態にあるフリ・ブ・フロップ
を有する装置が占有要求を出しているときには、当該装
置が上記資源を占有し、当該装置の有するフリップ・フ
ロップのセット状態が次段の装置の有するフリップ・フ
ロップにシフトされないように構成されたことを特徴と
する請求制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21532182A JPS59105126A (ja) | 1982-12-08 | 1982-12-08 | 要求制卸方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21532182A JPS59105126A (ja) | 1982-12-08 | 1982-12-08 | 要求制卸方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105126A true JPS59105126A (ja) | 1984-06-18 |
Family
ID=16670368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21532182A Pending JPS59105126A (ja) | 1982-12-08 | 1982-12-08 | 要求制卸方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105126A (ja) |
-
1982
- 1982-12-08 JP JP21532182A patent/JPS59105126A/ja active Pending
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