JPS5897921A - Monolithic integrated inverter buffer - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
本発明は、エン７アンスメントモードとデプレションモ
ードの絶縁ダート電界効果トランジスタを使用し次モノ
リシ、り集積インバーターバッファ回路に関する。この
種のインバーターバッファ回路は米国一特許第３，７７
５，６９３号明細書に記載されている。それらはＰチャ
ンネル、Ｎチャンネルの何れのトランジスタを使用して
集積するのにも適しておシ、エン７アンスメントトラン
ジスタがオフに切換えられたとき出力部が事実上電源電
位に置かれ、それ故ただ１つの電源が必要であるに過ぎ
ないという特徴を有している。さらにデプレショントラ
ンジスタがオフにされている間は電流の大きさは一定に
保持され、それ故高いスイッチング速度が得られ、それ
は常に望ましいことである。何故ならばイア ／Ｊ −
ター バッファの出力部はキャノやシタンスを有する別
のサブ回路に接続されている、すなわちキヤ・９シタが
存在し、或はサブ回路の入力キャパシタンス或はストレ
ーキャパシタンスを無視することができないからである
。したがって高速スイッチングはインバーターバッファ
が予め定められた時間内にこのキャパシタンスを充放電
で色ることを意味する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a monolithically integrated inverter buffer circuit using enhancement mode and depletion mode isolated dart field effect transistors. This type of inverter buffer circuit is disclosed in U.S. Patent No. 3,77.
No. 5,693. They are suitable for integration using either P-channel or N-channel transistors, and their output is effectively placed at supply potential when the enhancement transistor is switched off, thus It has the characteristic that only one power source is required. Furthermore, the magnitude of the current remains constant while the depletion transistor is turned off, thus providing high switching speeds, which is always desirable. Because Ia /J -
This is because the output of the capacitor buffer is connected to another subcircuit with capacitance or capacitance, i.e. there is a capacitor or the input capacitance or stray capacitance of the subcircuit cannot be ignored. . Fast switching therefore means that the inverter buffer charges and discharges this capacitance within a predetermined time.
与えられた電力消費に対して従来技術による（口）路は
特に高い電源電圧においてスイッチング特性が増加する
。しかし、それは全ての要求に合致するものではない。For a given power consumption, circuits according to the prior art have increased switching characteristics, especially at high supply voltages. However, it does not meet all requirements.
本発明は、よシ高いスイッチング速度を有し、かつ／或
はより高いキャＡ？シタンス負荷能力を有するインバー
ターパ、ファを提供することを目的とする。The present invention has a higher switching speed and/or a higher capacitance. The purpose of the present invention is to provide an inverter with high resistance load capacity.
以下図示の実施例により詳細に説明する。This will be explained in detail below with reference to the illustrated embodiments.
図においてエンファンスメントトランジスタは記号Ｅが
付され、デプレショントランジスタは記号りが付されて
いる。In the figure, enhancement transistors are marked with a symbol E, and depletion transistors are marked with a symbol.
図に示された前段ｖ１はエンファンスメント負荷インバ
ータＥｌおよび第１のデプレション負荷インバータＤ１
１から成り、それらは電源電圧ＶＤおよびそれと反対極
性の補助電圧ｖ１との間に接続されている。補助電圧ｖ
墨の大きさは少なくともデプレション出力トランジスタ
ＱＩＯのピンチオフ電圧に等しくなければならない。The preceding stage v1 shown in the figure includes an enhancement load inverter El and a first depletion load inverter D1.
1, which are connected between the supply voltage VD and an auxiliary voltage v1 of opposite polarity. Auxiliary voltage v
The size of the black must be at least equal to the pinch-off voltage of the depletion output transistor QIO.
Ｎチャンネルトランジスタの場合にはこれは約−３Ｖ”
ｅ、６ル。エンファンスメント負荷（ンパータＩＩは電
源電圧ｖＤに接続されたエンファンスメント負荷トラン
ジスタＱ５と補助電圧Ｖｌに接続されたエンファンスメ
ントトランジスタＱ７とよ構成る。エンファンスメント
トランジスタＱ７と並列にデグレシ、ン並列トランノス
タＱ６が接続され、それはソースが補助電圧Ｖｌに接続
されている。For an N-channel transistor, this is approximately -3V.
e, 6 le. The enhancement load (amperter II consists of an enhancement load transistor Q5 connected to the power supply voltage vD and an enhancement transistor Q7 connected to the auxiliary voltage Vl. A parallel tranostor Q6 is connected, which has its source connected to the auxiliary voltage Vl.
第１のデグレシ、ン負荷インバータＤ夏１はドレインが
電源電圧ＶＤに接続されたデグレシ。The first degressive load inverter D summer 1 is a degressive one whose drain is connected to the power supply voltage VD.
ントランジスタＱ８と、ソースが補助電圧ｖ１に接続さ
れたエンファンスメントトランジスタＱ９から成ってい
る。第１のデプレシ、ン負荷インバータＤｌｌにおいて
は、他のものと同様にデグレシ、ントランジスタＱＢ！
−エン７アンスメントトランジスタＱ９の被制御電流路
は直列に接続され、その接続点がインバータの出力端子
となる。エンファンスメントトランジスタＱ ７゜Ｑ９
は７リップフロラ！回路のように交叉接続されている。It consists of an enhancement transistor Q8 and an enhancement transistor Q9 whose source is connected to the auxiliary voltage v1. In the first depressing load inverter Dll, as well as the others, the depressing transistor QB!
- The controlled current paths of the enhancement transistor Q9 are connected in series, and the connection point becomes the output terminal of the inverter. Enhancement transistor Q 7゜Q9
7 Lip Flora! They are cross-connected like a circuit.
本発明のインバータ・バッファの入力端子１はデグレシ
、ントランジスタＱ８のダートに接続され、またインバ
ータ２を通ってエンファンスメントトランジスタＱ５の
ダートに接続されている。Input terminal 1 of the inverter buffer of the present invention is connected to the drain of deregression transistor Q8 and, through inverter 2, to the drain of enhancement transistor Q5.
電源電圧ＶＤに接続されているデグレシ、ン出カトラン
ジスタＱＩＯおよび接地されたエンファンスメント出力
トランジスタＱ１１′は出力段Ｅ８を構成している。両
トランジスタＱ１０゜Ｑ１１′のｆ−）は第１の駆動段
Ｔ１および第２の駆動段Ｔ２にそれぞれ接続され、両ト
ランジスタの被制御電流路は直列に接続されている。The degress output transistor QIO connected to the power supply voltage VD and the grounded enhancement output transistor Q11' constitute an output stage E8. Both transistors Q10.f-) of Q11' are connected to the first drive stage T1 and the second drive stage T2, respectively, and the controlled current paths of both transistors are connected in series.
それらの接続点はインバータ・バッファの出力端子６で
あり、そこに前述のキャパシタンスとして破線で示すよ
うにキャパシタンスＣが接続される。Their connection point is the output terminal 6 of the inverter buffer, to which the aforementioned capacitance C is connected as shown by the broken line.
デプレシ、ン出力トランジスタＱＩＯと関連する第１の
駆動段Ｔ１は第２のデルシ、ン負荷インバータ０１２に
よって構成され、それは電源電圧ｖＤと補助電圧Ｍｌと
の間に接続され、第１のエンファンスメント並列トラン
ジスタＱ１４と並列に接続されたデルシ、ントランジス
タＱ１２を有している。デルシ、ントランジスタＱ１２
のｆｆ−）とソースおよび第１のエンファンスメント並
列トランジスタＱ１４のソースは第１の駆動段Ｔ１の出
力端子に接続され、それは第２のデグレシ、ン負荷イン
バータ０１２の出力端子と同一である。The first driving stage T1 associated with the depreciation output transistor QIO is constituted by a second depreciation load inverter 012, which is connected between the supply voltage vD and the auxiliary voltage Ml, and which is connected to the first enhancement output transistor QIO. It has a parallel transistor Q12 connected in parallel with a parallel transistor Q14. Delcyon transistor Q12
ff-) and the source of the first enhancement parallel transistor Q14 is connected to the output terminal of the first drive stage T1, which is the same as the output terminal of the second degressive load inverter 012.
第１のエンファンスメント並列トランジスタ７・ Ｑ１
４のｒ−）は前段ｖ１の出力端子に接続され、それは第
１のデグレシ、ン負荷インバータＤｌｌの出力端子と同
一である。エンファンスメントトランジスタＱ１３のダ
ートはエン７アンスメントトランジスタＱ９のダートに
接続されている。First enhancement parallel transistor 7・Q1
4 r−) is connected to the output terminal of the previous stage v1, which is the same as the output terminal of the first degressive load inverter Dll. The dart of enhancement transistor Q13 is connected to the dart of enhancement transistor Q9.
エンファンスメント出力トランジスタＱ１１′に関連す
る第２０駆動段Ｔ２は第３のデグレシ冒ン負荷インバー
タＤＩ３から成シ、それは電源電圧ＶＤと接地点との間
に接続され、第２の工えている。入力端子１は直接エン
ファンスメントトランジスタＱ１６およびデグレション
トランジスタＱ８のダートに接続されると共に、インバ
ータ２を通ってデグレショントランジスタランジスタＱ
１７／のｆ−）に接続されている。The twentieth drive stage T2 associated with the enhancement output transistor Q11' consists of a third degressive load inverter DI3, which is connected between the supply voltage VD and ground, and which is connected to the second circuit. Input terminal 1 is directly connected to enhancement transistor Q16 and degradation transistor Q8, and is connected to degradation transistor Q8 through inverter 2.
17/f-).
以下の動作の°説明において、図示の実施例は正の論理
を使用し、Ｎチャンネルトランジスタで構成されている
ものと仮定する。すなわち、電源電圧ＶＤは正であり、
補助電圧ｖ１は負である。２つの状態をＨ（よシ正の方
）およびＬとする入力端子１に供給される２過信号は一
般に接地電位と電源電圧ｖＤのレベルとの間で変化する
。この電圧のスイングは前段ｖ１によって補助電圧Ｖｌ
と電源電圧Ｖ、の間の範囲をカバーするように変化され
る。これはデグレション出力トランジスタＱＩＯが安全
にターン・オフするために必要である。入力端子１にお
けるＨレベルはデグレシ、ントランジスタＱ８を充分な
（ｈ＠ａｖｙ ）導電状態に駆動する。他方、エンファ
ンスメントトランジスタＱ５の導電度はインバータ２に
よって与えられるＬレベルにより減少される。それ故エ
ンファンスメント負荷インバータＥＩはこの状態におい
て高い負荷抵抗をは充分な導電状態にあるのでその電圧
降下はほんの僅かなものに過ぎず、そのため第１のチク
レジ、ン負荷インバータＤＩＪの出力端子は実質上Ｈレ
ベルである。エンファンスメント負荷インバータＥＩの
出力端子はＬレベルにされ、それはエンファンスメント
トランジスタＱ９をオフに保持し、それ故このトランジ
スタもまた第１のデプレション負荷インバータＤＩＪＯ
出力端子に実質上Ｈレベルを生じるように動作する・エ
ンファンスメントトランジスタＱ５はエンファンスメン
トトランジスタＱ７がオンであル時にエンファンスメン
ト負荷インバータＥＩの負荷として作用し、一方エンフ
ァンスメント負荷インバータＥＩはエンファンスメント
トランジスタＱ７がオフである間は負荷として働くデグ
レション並列トランジスタＱ６と共にソース７オロアと
して作用する。In the following description of operation, it is assumed that the illustrated embodiment uses positive logic and is constructed with N-channel transistors. That is, the power supply voltage VD is positive,
Auxiliary voltage v1 is negative. The two-way signal applied to the input terminal 1, which has two states H (more positive) and L, generally varies between the ground potential and the level of the power supply voltage vD. This voltage swing is caused by the auxiliary voltage Vl due to the previous stage v1.
and the power supply voltage V, are varied to cover the range between. This is necessary for the degradation output transistor QIO to safely turn off. The H level at input terminal 1 drives degress transistor Q8 into a fully conductive state (h@avy). On the other hand, the conductivity of enhancement transistor Q5 is reduced by the L level provided by inverter 2. Therefore, the enhancement load inverter EI is in this state sufficiently conductive to pass through the high load resistance, so that its voltage drop is only negligible, so that the output terminal of the first inverter DIJ is It is practically at H level. The output terminal of the enhancement load inverter EI is brought to the L level, which keeps the enhancement transistor Q9 off, so this transistor is also connected to the first depletion load inverter DIJO.
Enhancement transistor Q5 operates to substantially produce an H level at the output terminal. Enhancement transistor Q5 acts as a load for enhancement load inverter EI when enhancement transistor Q7 is on; acts as a source 7 oror with degradation parallel transistor Q6 acting as a load while enhancement transistor Q7 is off.
ｌ／４１のデルジョン負荷インバータＤＩｌＦ）出力端
子はしたがってＨレベルが実質上入力信号のそれと同一
であり、一方そのＬレベルは接地電位よシ低い電圧スイ
ングを出力する。このＬレベルを今後Ｌルベルと云う。The 1/41 Delsion load inverter DIIF) output terminal therefore outputs a voltage swing whose H level is essentially the same as that of the input signal, while its L level is lower than ground potential. This L level will be referred to as L level from now on.
この電圧スイングは駆動段ＴＩを経由してデゾレション
出力トランジスタＱＩＯを駆動するのに使用される。This voltage swing is used to drive the desolation output transistor QIO via the drive stage TI.
仁のようにしてデグレシ、ン出力トランジスタＱＩＯは
安全にＬルベルによってオフに切換えられ、それ°放入
力信号のＬレベルを有する場合ではない出力段Ｅ８に対
す′る最適のブシュプル特性が得られる。In this way, the output transistor QIO can be safely switched off by the low level, resulting in an optimum push-pull characteristic for the output stage E8, which is not the case with the low level of the input signal.
第１の駆動段Ｔ７によって第１のデルジョン負荷インバ
ータＤＩＪの出力端子におけるＬルベルは補助電圧Ｖｌ
のレベルにさらに接近し、他方このインバータ出力はデ
プレシ、ン出力トランジスタＱＩＯの入カキャノ臂シタ
ンスにより良く適合される。駆動段Ｔ１の第２のデジレ
ジ璽ン負荷インバータＤＩ２はエンファンスメントトラ
ンジスタＱ１Ｂのダートの入力によシ駆動され、そのダ
ートはエンファンスメント負荷インバータＥｌの出力端
に接続されている。他方、第１のエンファンスメント並
列トランジスタＱ１４ｆ−１第１のデグレシ、ン負荷イ
ンバータＤ■ｌの出力で駆動される。その結果スイッチ
ング速度はデグレシ、ントランジスタＱ１２の低電流状
態においても減少しない。したがって、エン７アンスメ
ントトランジスタＱ１３がそのダートにおけるＬレベル
によってターンオフにされる時、結果的にほんの少しの
電流しかこのインバータに流れない時、ダートにおける
Ｈレベルにより丁度ターン・−オンになり次エンファン
スメントトランジスタＱ１４はデシレジ、ン出力トラン
ジスタＱＩＯのｆ−）キャノやシタンスを充電する作用
を行なう。The L level at the output terminal of the first delsion load inverter DIJ is increased by the first drive stage T7 to the auxiliary voltage Vl
, while the output of this inverter is better matched to the input capacitance of the output transistor QIO. The second digital resistor load inverter DI2 of the drive stage T1 is driven by the input of an enhancement transistor Q1B, which is connected to the output of the enhancement load inverter El. On the other hand, the first enhancement parallel transistor Q14f-1 is driven by the output of the first degressive load inverter Dl. As a result, the switching speed does not decrease during degress and low current conditions of transistor Q12. Therefore, when the amplifier transistor Q13 is turned off by the low level at its dirt, resulting in only a small amount of current flowing through this inverter, the high level at the dirt just turns it on and the next power is turned on. The enhancement transistor Q14 performs the function of charging the capacitance and capacitance of the output transistor QIO.
＃！２０躯動段駆動は同様な方法でエンファンスメント
出力トランジスタＱ１１′と関連する。#! The 20-stage drive is associated with enhancement output transistor Q11' in a similar manner.
それは第３のデグレシ、ン負荷インバータ０１３により
構成され、そのデルシ、ントランジスタＱ１５には第２
のエンファンスメント並列トランジスタＱ１７が並列に
接続され、それは電源電圧ＶＤと接地点間に接続されて
いる。第２のエンファシスメン１４列）ランジスタＱ１
７のｒ−）はデプレ゛シ、ントラ□ンジスタＱ１５のｒ
−トと接続され、インバータ２を介して入力端子１から
駆動されている。それと反対に第３のチクレジ、ン負荷
インバータＤＩ３のエンファンスメントトランジスタＱ
１６は入力端子１から直接駆動されている。したがって
入力端子１におけるＨレベルはエン２アンスメントトラ
ンジスタＱ１６をオンにさせ、同時に第２のエンファン
スメント並列トランジスタＱＪ７をオフに切換え、デプ
レショントランジスタＱ１５中に高インピーダンス状態
を生じさせる。Ｗ、３のデグレシ、ン負荷インバータＤ
ＩＪの出力端子においてこれは非常に低いＬレベルを生
じ、それはエン７７ンスメント出力トランジスタＱ１１
′が確実にオフに切換えられるようにする。しかしなが
ら、工“ンファンスメントトランジスタＱ１６の入力端
子がＬレベルにあるとき、トランジスタＱ１５．Ｑ１７
は充分な導電状態にノ量イアスされておシ、それ故第３
のデグレシ、ン負荷インバータＤＩＪの出力端ＦｉＨレ
ベルを与え、それは実質上電源電圧ＶＤのレベルと同一
でアリ、エンファンスメント出力トランジスタＱ１１′
は確実にオンに切換えられる。It consists of a third degressive load inverter 013, which has a degressive transistor Q15 with a second degressive load inverter 013.
An enhancement parallel transistor Q17 is connected in parallel between the power supply voltage VD and ground. 2nd emphasis member 14 row) transistor Q1
7 r-) is depreciation, transistor Q15 r
- and is driven from the input terminal 1 via the inverter 2. On the contrary, the enhancement transistor Q of the third chip and load inverter DI3
16 is driven directly from input terminal 1. The high level at input terminal 1 therefore turns on the enhancement transistor Q16 and at the same time switches off the second enhancement parallel transistor QJ7, creating a high impedance state in the depletion transistor Q15. W, 3 degress, load inverter D
This produces a very low low level at the output terminal of IJ, which
’ is switched off. However, when the input terminal of the improvement transistor Q16 is at L level, the transistors Q15 and Q17
is sufficiently conductive and therefore the third
The output terminal FiH level of the output terminal of the load inverter DIJ is given by degress, which is substantially the same as the level of the power supply voltage VD, and the enhancement output transistor Q11'
is definitely switched on.
図は本発明の１実施例のインバータ・バッファの回路図
である。
Ｅ・・・エンファンスメントトランジスタ、Ｄ・・・デ
プレショントランジスタ、ｖｌ・・・前段、Ｔ１゜Ｔ２
・・・駆動段、ＥＳ・・・出力段、Ｅ！・・・エンファ
ンスメント負荷インバータ、ＤＩＪ、ＤＩＪ。
ＤＩＪ・・・デプレシ、ン負荷インバータ、２・・・イ
ンバータ、Ｖ、・・・電源電圧、Ｖｌ・・・補助電圧。The figure is a circuit diagram of an inverter buffer according to one embodiment of the present invention. E...enhancement transistor, D...depletion transistor, vl...front stage, T1゜T2
...Drive stage, ES...Output stage, E! ...Enhancement load inverter, DIJ, DIJ. DIJ...Depreciation load inverter, 2...Inverter, V...Power supply voltage, Vl...Auxiliary voltage.
Claims (1)
効果トランジスタを使用し、電源電圧（Ｖｏ ）と接地
点との間に被制御電流路が直列に接続されている２個の
トランジスタ（Ｑ ７ ｏ。 ＱＩＪ’）より成り、電源電圧（ＶＤ）に接続されたト
ランジスタがデプレション出力トランジスタ（ＱＩＯ）
である出力段（ａＳ）を具備するモノリシ、り集積イン
ノ々−タ・ノ４．ファにおいて、 前段（ｖｌ）は電源電圧（ＶＤ ）とそれと反対極性の
補助電圧（Ｖｌ ）との間に接続されているエンファン
スメント負荷インノ々−タ（ＥＩ）および第１のデシレ
ジ、ン負荷インノ４−タ（ＤＩｌ）とより成り、デプレ
ション並列トランジスタＣＱ６”）がエンファンスメン
ト負荷インノ１−タ（ＥＩ）の補助電圧（ｖｌ）に接続
されたエンファンスメントトランジスタ（Ｑ７）と並列
に接続され、第１のデプレション負荷インバータ（ＤＩ
Ｉ）のデシレジ、ントランジスタＣＱ８＞が電源に接続
さ′れ、補助電圧（ｖｌ）に接続されたエンファンスメ
ントトランジスタ（Ｑ７）のｆｆ−）およびドレインが
それぞれ第１のデプレション負荷インバータ（ＤＩＩ）
のエンファンスメントトラレジスタ（Ｑ９）のドレイン
およびｒ−）に接続され； 出力段（ｉｓ）ｔｉ電源電圧（ＶＤ）に接続されたデプ
レション出力トランジスタ（ＱＪ））と接地されたエン
ファンスメント出力トランジスタＣＱＩＩ′）とよ多構
成され、それら出力トランジスタのダートはそれぞれ第
１の駆動段（Ｔ１）および第２の駆動段（Ｔ２）の出力
端子に接続されておシ； デシレジ、ン出力トランジスタ（ＱＪＯ）に関連する第
１の駆動段（Ｔ１）は電源電圧（Ｖｏ）と補助電圧（Ｍ
ｌ ）との間に接続さ五た第２の７７ｓｖシ、ン負荷イ
ンバータ（ＤＩｊ）によって構成され、そのデプレショ
ントランジスタ＜Ｑ１２）は第１のデプレション負荷イ
ンバータ（ＤＩＪ）の出力端子にダートが接続されてい
る第１のエンファンスメント並列トランジスタ（ＱＪ４
）と並列に接続され、デプレショントランジスタＣＱ１
２）のダートは出力端子に接続サレ、エンファンスメン
トトランジスタＣＱＪ３）のグー）は第１のデプレショ
ン負荷インバータ（ＤＩＪ）のエンファンスメントトラ
ンジスタ（Ｑ９）のダートに接続され；エンファンスメ
ント出力トランジスタＣＱＩＩ’）と関連する第２の駆
動段（Ｔ２）は電源電圧（Ｖｏ ）と接地電位との間に
接続され九＃！３のデプレション負荷インバータ（Ｄ１
．？）よυ取込そのデプレショントランジスタ（ＱＪ５
）は第２のエンファンスメント並列トランジスタ（ＱＪ
７）と並列に接続され； 入力端子（１）は第１のデプレション負荷インバータ（
ＤＩＪ）のデプレショントランジスタ（Ｑ８）のダート
および第３のデプレション負荷インバータ（ＤＩＪ）の
エンファンスメントトランジスタ（Ｑ１６）のｆ−）に
直接接続されると共に、インバータ（２）を経由してエ
ンファンスメント負荷インバータ（ＩＩ ）のエン７ア
ンスメントトランジスタ（Ｑ５ ）のｒ −トおよび第
３のデプレション負荷インバータ（ＤＩＪ）のデシレジ
、ントランジスタ（Ｑ７５）のダートならびに第２のエ
ンファンスメント並列トランジスタ（ＱＪ７）のダート
に接続されていることを特徴とするモノリシック集積イ
ンバータ直バッファ。[Claims] Two field-effect transistors using field-effect transistors in which a controlled current path is connected in series between a power supply voltage (Vo) and a ground point. It consists of a transistor (Q 7 o. QIJ'), and the transistor connected to the power supply voltage (VD) is a depletion output transistor (QIO).
A monolithic integrated inverter with an output stage (aS) of 4. In the F, the front stage (vl) includes an enhancement load inverter (EI) connected between the power supply voltage (VD) and an auxiliary voltage (Vl) of the opposite polarity, and a first decimal resistor and an inverter. A depletion parallel transistor (CQ6'') is connected in parallel with an enhancement transistor (Q7) connected to the auxiliary voltage (vl) of the enhancement load inverter (EI). connected to the first depletion load inverter (DI
The transistor CQ8> of I) is connected to the power supply, and the ff-) and drain of the enhancement transistor (Q7) connected to the auxiliary voltage (vl) are respectively connected to the first depletion load inverter (DII). )
the depletion output transistor (QJ) connected to the output stage (is) the supply voltage (VD) and the enhancement output connected to ground. The terminals of these output transistors are connected to the output terminals of the first drive stage (T1) and the second drive stage (T2), respectively; The first drive stage (T1) associated with the power supply voltage (Vo) and the auxiliary voltage (M
A second 77sv single load inverter (DIj) connected between the first depletion load inverter (DIJ) and its depletion transistor The first enhancement parallel transistor (QJ4
) is connected in parallel with the depletion transistor CQ1
The dart of 2) is connected to the output terminal, and the gate of the enhancement transistor CQJ3) is connected to the dart of the enhancement transistor (Q9) of the first depletion load inverter (DIJ); enhancement output transistor The second drive stage (T2) associated with CQII') is connected between the supply voltage (Vo) and ground potential and is connected between the supply voltage (Vo) and the ground potential. 3 depletion load inverter (D1
．． ? ) Yoυ intake its depletion transistor (QJ5
) is the second enhancement parallel transistor (QJ
7); the input terminal (1) is connected in parallel with the first depletion load inverter (
It is directly connected to the dirt of the depletion transistor (Q8) of the DIJ) and f- of the enhancement transistor (Q16) of the third depletion load inverter (DIJ), and is also connected to the power supply via the inverter (2). The enhancement transistor (Q5) of the enhancement load inverter (II) and the third enhancement transistor (Q5) of the third depletion load inverter (DIJ) and the second enhancement parallel transistor (QJ7) A monolithically integrated inverter direct buffer, characterized in that it is connected to the dart of (QJ7).
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813146485 DE3146485A1 (en) | 1981-11-24 | 1981-11-24 | Monolithically integrated buffer inverter |
| DE31464858 | 1981-11-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897921A true JPS5897921A (en) | 1983-06-10 |
Family
ID=6147049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20380782A Pending JPS5897921A (en) | 1981-11-24 | 1982-11-22 | Monolithic integrated inverter buffer |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS5897921A (en) |
| DE (1) | DE3146485A1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19535541A1 (en) * | 1995-09-25 | 1997-03-27 | Siemens Ag | Depletion MOSFET drive circuit |
-
1981
- 1981-11-24 DE DE19813146485 patent/DE3146485A1/en not_active Withdrawn
-
1982
- 1982-11-22 JP JP20380782A patent/JPS5897921A/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE3146485A1 (en) | 1983-06-01 |
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