DE3146485A1 - Monolithically integrated buffer inverter - Google Patents

Monolithically integrated buffer inverter

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Abstract

To provide optimum drive for a push-pull output stage consisting of a depletion-type output transistor (Q10) and an enhancement-type output transistor (Q11'), a preamplifier stage (V1) is provided which displaces or expands the swing of the input signal between the potential of the circuit zero point and that of the operating voltage (VD) in such a manner that the depletion-type output transistor (Q10) is reliably cut off. At the output of the preamplifier stage (V1), a driver stage (T1, T2), which provides both for capacitance matching and further improves the signal swing supplied by the preamplifier stage (V1), is provided for each output transistor (Q10, Q11'). The preamplifier stage (V1) contains an enhancement load inverter (EI) and a depletion load inverter (DI1), the two driver stages (T1, T2) in each case consisting of a depletion load inverter (DI2, DI3). <IMAGE>

Description

Monolithisch integrierter Puffer-InverterMonolithically integrated buffer inverter

Die Erfindung betrifft monolithisch mittels Enhancement-und Depletion-Isolierschicht-Feldeffekttransistoren integrierte Puffer-Inverter nach dem Oberbegriff- des Patentanspruchs. Derartige Puffer-Inverter sind in der US-PS 37 75 693 beschrieben. Sie eignen sich für die Integration entweder mit P-Kanal-Transistorexl oder mit N-Kanal-Transistoren und haben die Eigenschaft, daß der Ausgang praktisch das Potential der Betriebs spannung annimmt, wenn der Enhancement-Transistor sperrt, so daß nur eine Betriebsspannungsquelle erforderlich ist. Ferner bleibt der Strombetrag während des Sperrvorgangs im Depletion-Transistor konstant, so daß sich ein schnelles Schalten ergibt, was immer erwünscht ist, da der Ausgang des Puffer-Inverters an weitere Schaltungsteile angeschlossen ist, die kapazitätsbehaftet sind, d.h. daß absichtlich ein Kondensator vorgesehen ist oder daß die Eingangskapazität der Schaltungsteile oder deren Streukapazität nicht vernachlässigbar sind. Schnelles Schalten bedeutet also, daß der Puffer-Inverter diese Kapazität in vorgegebener Zeit auf- und/oder entladen kann.The invention relates to field effect transistors monolithically by means of enhancement and depletion insulating layer field effect transistors integrated buffer inverter according to the preamble of the claim. Such Buffer inverters are described in US Pat. No. 3,775,693. They are suitable for that Integration either with P-channel transistorsxl or with N-channel transistors and have the property that the output is practically the potential of the operating voltage assumes when the enhancement transistor blocks, so that only one operating voltage source is required. Furthermore, the amount of current remains in the depletion transistor during the blocking process constant, so that there is quick switching, whatever is desired, there the output of the buffer inverter is connected to other circuit parts that are capacitive, i.e. that a capacitor is intentionally provided or that the input capacitance of the circuit parts or their stray capacitance are not negligible are. Fast switching means that the buffer inverter has this capacity can charge and / or discharge in a given time.

Bei einer gegebenen Verlustleistung zeigt die bekannte Schaltung zwar in diesem Sinne günstige Schalteigenschaften, insbesondere bei höheren Betriebsspannungen, sie wird jedoch noch nicht allen Anforderungen gerecht. Die im Anspruch gekennzeichnete Erfindung löst somit die Aufgabe, einen bezüglich Schaltgeschwindigkeit und/oder Kapazitätsbelastbarkeit verbesserten Puffer-Inverter anzugeben.At a given power dissipation, the known circuit shows in this sense favorable switching properties, especially at higher operating voltages, however, it does not yet meet all requirements. The one characterized in the claim The invention thus solves the problem of a switching speed and / or Specify the capacity load capacity improved buffer inverter.

Die Figur zeigt das Schaltbild einer Ausbildungsform des Puffer-Inverters und dient dessen näherer Erläuterung.The figure shows the circuit diagram of an embodiment of the buffer inverter and serves to explain it in more detail.

In der Figur sind Enhancement-Transistoren mit E und Depletion-Transazoren mit D zusätzlich zu den übrigen Bezugszeichen markiert.In the figure are enhancement transistors with E and depletion transistors marked with D in addition to the other reference numerals.

Die Figur zeigt die Vorstufe V1 aus dem Enhancement-Load-Inverter EI und dem ersten Depletion-Load-Inverter DI1, die zwischen die Betriebsspannung VD und die Hilfsdazu spannung VB von entgegengesetzter Polarität geschaltet sind. Der Betrag der Hilfsspannung VB ist mindestens gleich der Gate-Sperrsp.lnnuny (pinch-off-Spannung) des Depletion-Endtransistors Q10; sie beträgt bei N-Kanal-Transistoren somit etwa -3V. wer Enhancement-Load-Inverter EI besteht aus dem an der Butriebsspannung VD liegenden Enhancement-Load-Transistor Q5 und dem an der Hilfsspannung VB liegenden Enhancement-Transistor Q7. Diesem ist der Depletion-Paralleltransistor Q6 parallelgeschaltet, dessen Gate und Source mit der Hilfsspannung VB verbunden sind.The figure shows the preliminary stage V1 from the enhancement load inverter EI and the first depletion load inverter DI1, which is between the operating voltage VD and the auxiliary voltage VB are connected of opposite polarity. The amount of the auxiliary voltage VB is at least equal to the gate blocking voltage lnnuny (pinch-off voltage) the depletion end transistor Q10; in the case of N-channel transistors, it is thus approximately -3V. who enhancement load inverter EI consists of the drive voltage VD lying enhancement load transistor Q5 and lying on the auxiliary voltage VB Enhancement transistor Q7. The depletion parallel transistor Q6 is connected in parallel to this, whose gate and source are connected to the auxiliary voltage VB.

Der erste Depletion-Load-Inverter DII besteht aus dem mit seiner Drain an der Betriebs spannung VD liegenden Depletion-Transistor Q8 und dem mit seiner Source an der Hilfsspannung VB liegcndcn Enhancement-Transistor Q9. Beim ersten Depletion-Load-Inverter Dz 1 ,wie im übrigen auch bei den anderen, sind din. gesteuerten Strompfade von Depletion-Transistor Q8 und Enhancement-Transistor Q9 in Serie geschaltet und ihr gemeinsamer Verbindungspunkt ist ggf.The first depletion load inverter DII consists of the one with its drain at the operating voltage VD lying depletion transistor Q8 and with his The source of the auxiliary voltage VB is the enhancement transistor Q9. The first Depletion load inverters Dz 1, like the rest of the others, are din. controlled Current paths of depletion transistor Q8 and enhancement transistor Q9 connected in series and their common connection point is possibly

der Inverterausgang. Drain und Gate der Enhancement-Transistoren Q7, Q9 sind nach Art eines Flipflops über Kreuz miteinander verbunden.the inverter output. Drain and gate of the enhancement transistors Q7, Q9 are cross-connected like a flip-flop.

Der Eingang 1 des Puffer-Inverters liegt am Gate des Depletion-Transistors Q8 und über den Inverter 2 am Gate des Enhancement-Transistors Q5.The input 1 of the buffer inverter is at the gate of the depletion transistor Q8 and via the inverter 2 at the gate of the enhancement transistor Q5.

Der an der Betriebs spannung VD liegende Depletion-Endtransistor Q10 und der am Schaltungsnullpunkt liegende Enhancement-Endtransistor Q11' bilden die Endstufe ES, wobei das jeweilige Gate der beiden Transistoren Q10,Q11' am Ausgang der ersten bzw. der zweiten Treiberstufe T1, T2 liegt und ihre gesteuerten Strompfade in Serie geschaltet sind. Ihr gemeinsamer Verbindungspunkt ist der Ausgang 6 des Puffer-Inverters, an d<?n angeschlossen der yestrichelt gezeichnete Kondensator ( als die erwähnte Kapazität gezeigt ist.The depletion end transistor Q10 connected to the operating voltage VD and the enhancement end transistor Q11 'located at the circuit zero point form the Output stage ES, with the respective gate of the two transistors Q10, Q11 'at the output the first and the second driver stage T1, T2 and their controlled current paths are connected in series. Their common connection point is output 6 of the Buffer inverter, connected to d <? N the dashed-line capacitor (as the mentioned capacity is shown.

Die dem Depletion-Endtransistor Q10 zugeordnete erste Treiberstufe T1 besteht dabei aus dem zwischen der Betriebsspannung VD und der Hilfsspannung VB liegenden zweiten Depletion-Load-InverteI DI2, wobei dem Depletion-Transistor Q12 der erste Enhancement-Paralleltransistor Q14 parallelgeschaltet ist. Gate und Source des Depletion-Transistors Q12 sowie die Source des Enhancement-Paralleltransistors Q14 liegen am Ausgang der Treiberstufe T1, der identisch mit dem des zweiten Depletion-Load-Inverters D12 ist.The first driver stage assigned to the final depletion transistor Q10 T1 consists of that between the operating voltage VD and the auxiliary voltage VB lying second depletion load inverter DI2, the depletion transistor Q12, the first parallel enhancement transistor Q14 is connected in parallel. Gate and Source of the depletion transistor Q12 and the source of the parallel enhancement transistor Q14 are at the output of the driver stage T1, which is identical to that of the second depletion load inverter D12 is.

Das Gate des Enhancement-Paralleltransistors Q14 ist mit dem Ausgang der Vorstufe Vi verbunden, der identisch ist mit dem des ersten Depletion-Load-Inverters DI1. Das Gate des Enhancement-Transistors Q13 liegt am Gate des Enhancement-Transistors Q9.The gate of the parallel enhancement transistor Q14 is connected to the output connected to the preliminary stage Vi, which is identical to that of the first depletion load inverter DI1. The gate of the enhancement transistor Q13 is connected to the gate of the enhancement transistor Q9.

Die dem Enhancement-Endtransistor Ei 1' zugeordnete zweite Treiberstufe T2 besteht aus dem zwischen der Betriebsspannung VD und dem Schaltungsnullpunkt liegendendritten Depletion-Load-Inverter DI3, dessen Depletion-Transistor Q15 der zweite. Enhancement-Paralleltransistor Q17 parallelgeschaltet ist. Der Eingang 1 ist direkt mit dcii Gates des Enhancement-Transistors Q16 und des Depletion-Transistors Q8 und über den Inverter 2 mit den Gates des Depletion-Transistors Q15 und des Enhancement-Paralleltransistors Q17 verbunden.The second driver stage assigned to the final enhancement transistor Ei 1 ' T2 consists of that between the operating voltage VD and the circuit zero point lying third depletion load inverter DI3, whose depletion transistor Q15 the second. Enhancement parallel transistor Q17 is connected in parallel. The entrance 1 is directly with dcii gates of the enhancement transistor Q16 and the depletion transistor Q8 and via the inverter 2 to the gates of the depletion transistor Q15 and the enhancement parallel transistor Q17 connected.

Zur folgenden Erläuterung der Funktionsweise ist vorausgesetzt, daß das in der Figur gezeigte Ausführungsbeispiel mit positiver Logik arbeitet und aus N-Kanal-Transistoren besteht, d.h. die Betriebsspannung VD ist positiv und die Hilfsspannung VB negativ. Ein am Eingang 1 anliegendes Binärsignal mit den beiden Zuständen H (der positivere der beiden BinärsigncllzustAnde) bzw. L hat im allgemeinen einen Signalswing zwischen dem Potential des Schaltungsnullpunkts und dem der Betriebsspannung VD. Mittels der Vorstufe Vi wird dieser Signalswing so verändert, daß er den Bereich zwischen der Hilfsspannung VB und der Betriebsspannung VD abdeckt. Dies ist erforderlich, um ein sicheres Sperren des Depletion-Endtransistors Q10 sicherzustellen. Ein am Eingang 1 anliegender H-Pegel steuert den Depletion-Transistor Q8 auf, so daß dieser in seinen Bereich guter Stromführung gelangt. Andererseits wird die Leitfähigkeit des Enhancement-Transistor Q5 durch den über den Inverter 2 in einen L-Pegel verwandelten H-Pegel am Eingang 1 herabgesetzt, so daß der Enhancement-Load-Inverter ES in diesem Betriebszustand einen hochohmigen Arbeitswiderstand aufweist. Das kräftige Durchsteuern des Depletion-Transistors Q8 führt dazu, daß an ihm nur eine geringe Spannung abfällt und somit der Ausgang des ersten Depletion-Load-Inverter DI1 praktisch einen H-Pegel führt. Dieser erzeugt am Ausgang des Enhancement-Load-Inverters EI einen L-Pegel, der wie<terum den Enhancement-Transistor Q9 gesperrt hält, so claß auch von diesem Transistor aus sich am Ausgang des ersten Depletion-Load-Inverters Dii etwa ein H-Pegel einstellt;.Der Enhancement-Transistor Q5 wirkt als Lastelement des Enhancement-Load-Inverter EI, wenn der Enhancement-Transistor Q7 leitend ist, dagegen wirkt der Enhancement-Load-Inverter EI als Source-Folger mit dem Depletion-Paralleltransistor Q6 als Lastelement solange der Enhancement-Transistor Q7 gesperrt ist.For the following explanation of the functionality it is assumed that the embodiment shown in the figure works with positive logic and from N-channel transistors exist, i.e. the operating voltage VD is positive and the auxiliary voltage VB negative. A binary signal present at input 1 with the two states H (the more positive of the two binary signal states) or L generally has one Signal swing between the potential of the circuit zero point and that of the operating voltage VD. By means of the preliminary stage Vi, this signal swing is changed in such a way that it covers the area between the auxiliary voltage VB and the operating voltage VD. This is necessary to ensure a safe blocking of the depletion end transistor Q10. An am Input 1 applied H level controls the depletion transistor Q8, so that this gets into its area of good current conduction. On the other hand, the conductivity of the enhancement transistor Q5 is converted to an L level via the inverter 2 H level at input 1 reduced so that the enhancement load inverter ES in this Operating state has a high-ohmic working resistance. The powerful steering of the depletion transistor Q8 results in only a small voltage drop across it and thus the output of the first depletion load inverter DI1 practically has an H level leads. This generates an L level at the output of the enhancement load inverter EI, who like <terum keeps the enhancement transistor Q9 blocked, so does this one too Transistor from itself at the output of the first depletion load inverter Dii about one The enhancement transistor Q5 acts as a load element of the enhancement load inverter EI, when the enhancement transistor Q7 is conductive, acts on the other hand Enhancement Load Inverter EI as a source follower with the depletion parallel transistor Q6 as the load element for as long the enhancement transistor Q7 is blocked.

LAm Ausgang des ersten Depletion-Load-]nverters DI1 tritt somit ein Signalswing auf, dessen H-Pegel praktisch mit dem des Eingangssignals identisch ist, während dessen L-Pegel, im folgenden mit L I bezeichnet, niedriger als das Potential des Schaltungsnullpunkts liegt. Mit diesem Signalswing wird der Depletion-Endtransistor Q10 über die Treiberstufe T1 angesteuert. Dadurch wird erreicht, daß dieser Transistor sicher vom L'-Pegel gesperrt wird und sich bezüglich der Endstufe ES somit ein mögLichst ideales Gegentaktverhalten ergibt, was;mit dem Eingangssignal L-Pegel nicht der Fall wäre.LAat the output of the first depletion load inverter DI1 thus occurs Signal swing on, the H level of which is practically identical to that of the input signal is, while its L level, hereinafter referred to as L I, is lower than that Potential of the circuit zero point. With this signal swing, the depletion end transistor becomes Q10 controlled via driver stage T1. This ensures that this transistor is safely blocked by the L 'level and is therefore possible with regard to the output stage ES ideal push-pull behavior results in what; with the input signal L level not the Case would be.

Mittels der Treiberstufe T1 wird einerseits erreicht, daß der L'-Pegel am Ausgang des ersten Depletion-Load-Inverters DI1 noch näher an das Potential der Hilfsspannung VB gebracht wird und daß andererseits dieser Inverterausgang besser an die Eingangskapazität des Depletion-Endtransistors Q10 angepaßt ist. Die Steuerung des zweiten Depletion-Load-Inverters DI2 der Treiberstufe T1 erfolgt über das Gate des Enhancement-Transistors Q13, das mit dem Ausgang des Enhancement-Load-Inverters EI1 verbunden ist. Andererseits ist der Enhancement-Paralleltransistor Q14 vom Ausgang des ersten Depletion-Load-Inverters DI1 gesteuert, wodurch erreicht wird, daß bei niedrigen Strömen im Depletion-Transistor Q12 die Schaltgeschwindigkeit sich nicht verschlechtert, d.h., wenn der Enhancement-Transistor Q13 durch einen L-Pegel an seinem Gate gesperrt wird und somit im Inverter nur ein geringer Strom fließt, übernimmt der dann durch einen H-Pegel an seinem Gate gerade leitend gesteuerte Enhancement-Transistor Q14 die Auf- ladung der Gate-Kapazität des Depletion-Endtransistors Q10.By means of the driver stage T1 it is achieved on the one hand that the L 'level at the output of the first depletion load inverter DI1 even closer to the potential of Auxiliary voltage VB is brought and that on the other hand this inverter output is better is matched to the input capacitance of the depletion end transistor Q10. The control of the second depletion load inverter DI2 of the driver stage T1 takes place via the gate of the enhancement transistor Q13, which is connected to the output of the enhancement load inverter EI1 is connected. On the other hand, the parallel enhancement transistor Q14 is from the output of the first depletion load inverter DI1 controlled, whereby it is achieved that at low currents in the depletion transistor Q12, the switching speed does not change deteriorates, i.e., when the enhancement transistor Q13 goes through an L level its gate is blocked and thus only a small current flows in the inverter the enhancement transistor that is then turned on by an H level at its gate Q14 the charge of the gate capacitance of the depletion end transistor Q10.

In vergleichbarer Weise ist auch dem Enhancement-Endtransistor Q11' die Treiberstufe T2 zugeordnet, die aus dem dritten Depletion-Load-Inverter DI3 besteht, dessen Depletion-Transistor Q15 der zweite Enhancement-Paralleltransistor Q17 parallelgeschaltet ist und der zwischen der Betriebs spannung VD und dem Schaltungsnullpunkt angeordnet is. Das Gate des Enhancement-Transistors Q17 ist mit dem des Depletion-Transistors Qi5 verbunden und wird vom Eingang 1 über den Inverter :2 angesteuert. Der Enhancement-Transistor Q16 des dritten Depletion-Load-Inverters DI3 wird dagegen direkt vom Eingang 1 aus angesteuert. Somit bwirkt ein H-Pegel am Eingang 1 das Durchsteuern des Enhancement-Transistors Q16 bei gleichzeitigem Sperren des Enhacemnt-Paralleltransistors Q17 und einen Zustand geringer Stromführung im Depletion-Transistor QIS.In a comparable way, the enhancement end transistor Q11 ' assigned to the driver stage T2, which consists of the third depletion load inverter DI3 whose depletion transistor Q15 is the second parallel enhancement transistor Q17 is connected in parallel and between the operating voltage VD and the circuit zero point is arranged. The gate of the enhancement transistor Q17 is the same as that of the depletion transistor Qi5 and is controlled by input 1 via inverter: 2. The enhancement transistor On the other hand, Q16 of the third depletion load inverter DI3 is made directly from input 1 controlled. Thus, an H level at input 1 causes the enhancement transistor to be turned on Q16 with simultaneous blocking of the Enhacemnt parallel transistor Q17 and a state low current flow in the depletion transistor QIS.

Dadurch wird am Ausgang des dritten Depletion-Load-Inverters DI3 ein sehr niedriger L-Pegel erzeugt, der den Enhancement-Endtra nsistor Q11' sicher sperrt. Bei einem L-Pegel am Eingang des Enhancement-Transistors Q16 dagegen werden die Transistoren Q15, Q17 stark durchgesteuert, so daß am Ausgang des dritten Depletion-Load-Inverters Dt3 ein praktisch mit der Betriebs spannung VD identischer H-Pegel auftritt. der den Enhancement-Endtransistor Q11' sicher durchsteuert.This results in a at the output of the third depletion load inverter DI3 generated very low L level, which blocks the enhancement end transistor Q11 'safely. With an L level at the input of the enhancement transistor Q16, on the other hand, the Transistors Q15, Q17 turned on strongly, so that at the output of the third depletion load inverter Dt3 an H level which is practically identical to the operating voltage VD occurs. the the enhancement end transistor Q11 'safely through controls.

Claims (1)

Patentanspruch Monolithisch mittels Enhancement- und Depletion-Isolierschicht-Feldeffekttransistoren (E-,D) integrierter Puffer-Inverter mit einer Endstufe (ES) aus zwei mit ihren gesteuerten Strompfaden in Serie zwischen den Schaltungsnullpunkt und eine Betriebsspannung (VD) geschalteten Transistoren (Q10, Oil'), von denen der an der Betriebsspannung (VD) liegende ein Depletion-Endtransistor (Q10) ist, gekennzeichnet durch folgende Merkma]e: - eine Vorstufe (V1) besteht aus einem Enhancement-Load-Inverter (EI) und einem ersten Depletion-Load-Inverter (DI1), die zwischen der Betriebsspannung (VD) und einer Hilfsspannung (VB) von dazu entgegengesetzter Polarität liegen, wobei dem an der Hilfsspannung (VB) liegenden Enhancement-Transistor (Q7) des Enhancement-Load-Inverters (EI) ein Depletion-Paralleltransistor (Q6) parallelgeschaltet ist und wobei der Depletion-Transistor (Q8) des ersten Depletion-Load-Inverters (DI1) am der Betriebs spannung (VD) liegt und das Gate des an der Hilfsspannung (VB) liegenden Enhancement-Transistors (Q7) mit der Drain und dessen Drain mit dem Gate des Enhancement-Transistors (Q9) des ersten Depletion-Load-Inverters (DI1) verbunden sind, - die Endstufe (ES) besteht aus einem an der Betriebsspannung (VD) liegenden Depletion-Endtransistor (Q10) und einem am Schaltungsnullpunkt liegenden Enhancement-Endtransistor (Q11'), deren jeweiliges Gate am Ausgang einer ersten bzw. zweiten Treiberstufe (T1, T2) liegen, - die dem Depletion-Endtransistor( Ol 0) zugeordnete erste Treiberstufe (T1) besteht aus einem zwischen der Betri.ebsspannuncJ (VD) und der Hilfsspannung (VB) liegenden zweiten Depletion-Load-Inverter (DI2), dessen Depletion-Transistor (Q12) ein. erster Enhancement-Paralleltransistor (Q14) parallelgeschaltet ist und bei dem das Gate des Depletion-Transistors (Q12) am Ausgang liegt bzw. das Gate des Enhancement-Transistors (Q13) mit den des Enhancement-Transistors (Q9) des ersten Depletion-Load-Inverters (DI1) verbunden ist, - die dem Enhancement-Transistor (Q11') zugeordnete zweite Treiberstufe (T2) besteht aus einem zwischen der Betriebsspannung (VD) und dem Schaltungsnullpunkt liegenden dritten Depletion-Load-Inverter (DI3),dessen Depletion-Transistor (215) ein zweiter Enhancement-Paralleltransistor (Q1/) parallelgeschaltet ist, und - der Eingang (1) ist direkt mit dem Gate des Depletion-Transistors (Q8) des ersten Depletion-Load-Inverters (DI1) bzw. dem des Enhancement-Transistors (Q16) des dritten Depletion-Load-Inverters (DI3), dagegen über einen Inverters (2) mit dem Gate des Enhancement-Load-Transistors (Q5) des Enhancement-Load-Inverters (EI) bzw. dem des Depletion-Transistors (Q15) und dem des zweiten Enhancement-Parallelt.ransistors (Q17) des dritten Depletion-Load-Inverters (DI3) verbunden. Claim monolithically by means of enhancement and depletion insulating layer field effect transistors (E-, D) integrated buffer inverter with an output stage (ES) consisting of two with their controlled Current paths in series between the circuit zero point and an operating voltage (VD) switched transistors (Q10, Oil '), of which the one connected to the operating voltage (VD) is a depletion end transistor (Q10), characterized by the following Features: - a preliminary stage (V1) consists of an enhancement load inverter (EI) and a first depletion load inverter (DI1) connected between the operating voltage (VD) and an auxiliary voltage (VB) are of opposite polarity, where the enhancement transistor (Q7) of the enhancement load inverter connected to the auxiliary voltage (VB) (EI) a parallel depletion transistor (Q6) is connected in parallel and the Depletion transistor (Q8) of the first depletion load inverter (DI1) on operation voltage (VD) and the gate of the enhancement transistor connected to the auxiliary voltage (VB) (Q7) with the drain and its drain with the gate of the enhancement transistor (Q9) of the first depletion load inverter (DI1) are connected, - the output stage (ES) exists from a depletion end transistor (Q10) connected to the operating voltage (VD) and an enhancement end transistor (Q11 ') located at the circuit zero point, their respective Gate at the output of a first or second driver stage (T1, T2), - the first driver stage (T1) assigned to the depletion end transistor (Ol 0) from a voltage between the operating voltage (VD) and the auxiliary voltage (VB) second depletion load inverter (DI2), its depletion transistor (Q12). first Enhancement parallel transistor (Q14) is connected in parallel and in which the gate of the depletion transistor (Q12) is at the output or the gate of the enhancement transistor (Q13) with that of the enhancement transistor (Q9) of the first depletion load inverter (DI1) is connected, the second one assigned to the enhancement transistor (Q11 ') Driver stage (T2) consists of one between the operating voltage (VD) and the circuit zero point lying third depletion load inverter (DI3), its depletion transistor (215) a second enhancement parallel transistor (Q1 /) is connected in parallel, and - the Input (1) is directly connected to the gate of the depletion transistor (Q8) of the first depletion load inverter (DI1) or that of the enhancement transistor (Q16) of the third depletion load inverter (DI3), on the other hand via an inverter (2) to the gate of the enhancement load transistor (Q5) of the enhancement load inverter (EI) or that of the depletion transistor (Q15) and that of the second enhancement parallel transistor (Q17) of the third depletion load inverter (DI3) connected. * mit seinem Gate am Ausgang des ersten Depletion-Load-Inverters -(DI1) angeschlossener. * with its gate at the output of the first depletion load inverter - (DI1) connected.
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* Cited by examiner, † Cited by third party
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DE19535541A1 (en) * 1995-09-25 1997-03-27 Siemens Ag Depletion MOSFET drive circuit

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DE19535541A1 (en) * 1995-09-25 1997-03-27 Siemens Ag Depletion MOSFET drive circuit

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