JPS5897899A - 集積回路用チツプケ−ス - Google Patents
集積回路用チツプケ−スInfo
- Publication number
- JPS5897899A JPS5897899A JP19798081A JP19798081A JPS5897899A JP S5897899 A JPS5897899 A JP S5897899A JP 19798081 A JP19798081 A JP 19798081A JP 19798081 A JP19798081 A JP 19798081A JP S5897899 A JPS5897899 A JP S5897899A
- Authority
- JP
- Japan
- Prior art keywords
- input
- integrated circuit
- output terminal
- chip
- case
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
さらに詳しく言えば基板の両面に独立した入出力端子ピ
ン群を有する集積回路用チツプケースに関する。
ン群を有する集積回路用チツプケースに関する。
従来、集積回路用チップケースは、第1図および第2図
に示すように入出力端子2が片面から引き出されていた
。
に示すように入出力端子2が片面から引き出されていた
。
この場合、チップ3の集積度が上がり、入出力端子2の
本数が増加すると、ケース1の面積を広くするか(第3
図参照)、あるいは入出力端子20間隔を狭くしなけれ
ばならなかった(第4図参照)。
本数が増加すると、ケース1の面積を広くするか(第3
図参照)、あるいは入出力端子20間隔を狭くしなけれ
ばならなかった(第4図参照)。
ところが前者のケース10面積を広くした場合、チップ
3から入出力端子2までの距離が長くなシ、遅延時間が
増加し、さらにプリント基板上の入出力端子2の占有面
積が大きくなシ実装効率が低下したり、また入出力端子
2の位置精度が良くガいと挿入困難になるという欠点が
あった。
3から入出力端子2までの距離が長くなシ、遅延時間が
増加し、さらにプリント基板上の入出力端子2の占有面
積が大きくなシ実装効率が低下したり、また入出力端子
2の位置精度が良くガいと挿入困難になるという欠点が
あった。
一方後者の入出力端子20間隔を狭くした場合は、プリ
ント基板上での入出力端子2の間を通過できるプリント
配線本数が減少し、配線率の低下をきたす等の欠点があ
った。
ント基板上での入出力端子2の間を通過できるプリント
配線本数が減少し、配線率の低下をきたす等の欠点があ
った。
本発明の目的は、入出力端子数が増加しても集積回路用
チップケースの面積を広くしたりψあるいは入出力端子
間隔を狭くせずに、入出力端子が引き出せる集積回路用
チップケースを提供することにある。
チップケースの面積を広くしたりψあるいは入出力端子
間隔を狭くせずに、入出力端子が引き出せる集積回路用
チップケースを提供することにある。
前記目的を達成するために本発明による集積回路用チッ
プケースは、集積回路用チップケースにおいて、チップ
を搭載する基板の第1の面に突出するように設けられて
いる入出力端子ビン群と、前記基板の第2の面に突出す
るように設けられている入出力端子ビン群とを設けて構
成されている。
プケースは、集積回路用チップケースにおいて、チップ
を搭載する基板の第1の面に突出するように設けられて
いる入出力端子ビン群と、前記基板の第2の面に突出す
るように設けられている入出力端子ビン群とを設けて構
成されている。
前記構成によれば、入出力端子ビンが基板の両面に独立
して設けられているので、入出力端子を増加することが
でき、本発明の目的は完全に達成できる。
して設けられているので、入出力端子を増加することが
でき、本発明の目的は完全に達成できる。
次に本発明について図面を参照して詳細に説明する。
第5図、第6図は本発明による集積回路用チップケース
の実施例を示す斜視図および平面図である。
の実施例を示す斜視図および平面図である。
集積回路用のチップケースlの第1の面に多数本の入出
力端子ビン2を植立させ、第2の面にも多数本の入出力
端子ビン4を、それぞれ独立に植立させている。
力端子ビン2を植立させ、第2の面にも多数本の入出力
端子ビン4を、それぞれ独立に植立させている。
第7図、第8図は、本発明によるチップケースの入出力
端子ビンを詳細に示した部分断面図でおる。 第7図で
は、集積回路用のチップケース1の第1の面に設けられ
、チップ3と接続された接続導体5aに入出力端子ビン
2が植立され、第2の面に鹸けられ同じくチップ3と接
続され九接続導体5bに入出力端子ビン番が植立された
例が示されている。
端子ビンを詳細に示した部分断面図でおる。 第7図で
は、集積回路用のチップケース1の第1の面に設けられ
、チップ3と接続された接続導体5aに入出力端子ビン
2が植立され、第2の面に鹸けられ同じくチップ3と接
続され九接続導体5bに入出力端子ビン番が植立された
例が示されている。
第8図の例では、チップケース1の第1の面に設けられ
た接続導体5aには、ケース1を貫通して第2の面に突
設された入出力端子ビン4に接続され、第2の面に設け
られた接続導体5bにはケース1を貫通して第1の面に
突設された入出力ピン2に接続されている。
た接続導体5aには、ケース1を貫通して第2の面に突
設された入出力端子ビン4に接続され、第2の面に設け
られた接続導体5bにはケース1を貫通して第1の面に
突設された入出力ピン2に接続されている。
この例のようにすれば、入出力端子ビン2.4のケース
1への嵌合部分が長くとれビン9固定が確実になシ、ま
た第1および第2の面に設けられた接続導体5m、Sb
間の接続も前記ピンにょシ容易に行なうことができる。
1への嵌合部分が長くとれビン9固定が確実になシ、ま
た第1および第2の面に設けられた接続導体5m、Sb
間の接続も前記ピンにょシ容易に行なうことができる。
本発明は以上詳しく説明したように・基板両面に独立し
た入出力端子を引き出すことにより、集積回路用チップ
ケースの面積の増加あるいは入出力端子間隔の減少をき
たさずに、入出力端子を増加することができ、なおかつ
挿入が容易である等の効果がある。
た入出力端子を引き出すことにより、集積回路用チップ
ケースの面積の増加あるいは入出力端子間隔の減少をき
たさずに、入出力端子を増加することができ、なおかつ
挿入が容易である等の効果がある。
第1図は従来の集積回路用チップケースの斜視図、第2
図は同平面図、第3図は面積を広くした場合のチップケ
ースの平面図、第4図は入出力端子間隔を狭くした場合
のチップケースの平面図、第5図は本発明による集積回
路用チップケースの一実施例を示す斜視図、第6図は同
平面図、第70、第8図はそれぞれ入出力端子部の部分
断面図でおる。 1・・・集積回路用チップケース 2.4・・・入出力端子 3・・・集積回路チップ 5m、5b・・・接続導体 特許出願人 日本電気株式会社 代理人弁理士 井 ノ ロ 壽 23図 才4図 才5図 才6rA オフ図 才8図
図は同平面図、第3図は面積を広くした場合のチップケ
ースの平面図、第4図は入出力端子間隔を狭くした場合
のチップケースの平面図、第5図は本発明による集積回
路用チップケースの一実施例を示す斜視図、第6図は同
平面図、第70、第8図はそれぞれ入出力端子部の部分
断面図でおる。 1・・・集積回路用チップケース 2.4・・・入出力端子 3・・・集積回路チップ 5m、5b・・・接続導体 特許出願人 日本電気株式会社 代理人弁理士 井 ノ ロ 壽 23図 才4図 才5図 才6rA オフ図 才8図
Claims (1)
- 一 集積回路用チップケースにおいて、チップを搭載す
る基板の第1の面に突出するように設けられている入出
力端子ビン群と、前記基板の第2の面に突出するように
設けられている入出力端子ビン群とを設けて構成したこ
とを特徴とする集積回路用チップケース。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19798081A JPS5897899A (ja) | 1981-12-08 | 1981-12-08 | 集積回路用チツプケ−ス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19798081A JPS5897899A (ja) | 1981-12-08 | 1981-12-08 | 集積回路用チツプケ−ス |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5897899A true JPS5897899A (ja) | 1983-06-10 |
Family
ID=16383509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19798081A Pending JPS5897899A (ja) | 1981-12-08 | 1981-12-08 | 集積回路用チツプケ−ス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5897899A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS613440A (ja) * | 1984-06-18 | 1986-01-09 | Nec Corp | プラグインパツケ−ジ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5320865B2 (ja) * | 1972-05-29 | 1978-06-29 | ||
JPS5462778A (en) * | 1977-10-28 | 1979-05-21 | Toshiba Corp | Laminated frame for power ic |
-
1981
- 1981-12-08 JP JP19798081A patent/JPS5897899A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5320865B2 (ja) * | 1972-05-29 | 1978-06-29 | ||
JPS5462778A (en) * | 1977-10-28 | 1979-05-21 | Toshiba Corp | Laminated frame for power ic |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS613440A (ja) * | 1984-06-18 | 1986-01-09 | Nec Corp | プラグインパツケ−ジ |
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