JPS5894190A - Mos dynamic memory - Google Patents
Mos dynamic memoryInfo
- Publication number
- JPS5894190A JPS5894190A JP56191131A JP19113181A JPS5894190A JP S5894190 A JPS5894190 A JP S5894190A JP 56191131 A JP56191131 A JP 56191131A JP 19113181 A JP19113181 A JP 19113181A JP S5894190 A JPS5894190 A JP S5894190A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- vcc
- memory
- change
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は、ライトサイクμとリードサイクルの間に電
源電圧の変動が生じた場合にも安定に情報を読み出すこ
とが可能なｌ）フンジスタ形ＭＯＳダイナミックメモリ
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to l) a fungistor type MOS dynamic memory that is capable of stably reading information even when fluctuations in power supply voltage occur between the write cycle μ and the read cycle. .
一般に、１）ランジスタ形ＭＯＳダイナミックメモリで
はＭＯＳキャパシタに蓄積され九電荷の有無を２ａ情報
の１１”、′０”に対応させている。そして、トランス
ブアゲートを１オン”してＭＯＳキャバＶりに蓄積され
た電荷をビット線に転送する。この時、電荷の有無によ
ってピッ）線に生じる微少な電圧変化をセンスアンプ回
路で検出するものである。Generally, 1) In a transistor type MOS dynamic memory, the presence or absence of 9 charges stored in a MOS capacitor is made to correspond to 11'' and '0'' of 2a information. Then, the transformer gate is turned on and the charge accumulated in the MOS capacitor V is transferred to the bit line. At this time, the sense amplifier circuit detects the slight voltage change that occurs in the bit line depending on the presence or absence of charge. It is something.
第α図は従来のＭＯＳダイナミックメモリのメモリアレ
イを示す構成図である。（１）は左側および右側にそれ
ぞれマトリックス状に配置したメモリセμ、（匂はメモ
リセルα）の各行ごとに設けたセンスアンプ回路、（３
）はこのメモリセμα）の各行ごとに設けると共にその
センスアンプ回路をはさんで左側および右側にそれぞれ
設はメ屹すセ〜の容量の約１７２の容量を持つダミーセ
Ａ／、＋４１はメモリセｒｖ （１）およびダミーセｒ
ｖ （Ｂ）の行ごとに設けられ、センスアンプ回路をは
さんで左側および右側にそれぞれ配置したビット線、（
ｂ）は左側および右側のメモリセｒｖ Ｑ）の列ごとに
配置したフード線、（８）は左側および右側のダミーセ
フＩ／（粉にそれぞれ配置したダミーフード線、（））
は左側および右側のダミーセ〜（６）にそれぞれ接続し
、１ｐ信号が送られるーｐ線、（８）は左側および右側
のメモリ七μα）およびダミーセ／Ｌ１０Ｉ）に接続す
る、電源電圧ＶｅｃあるいはＶｓｓを印加するセルプレ
ートである。FIG. α is a block diagram showing a memory array of a conventional MOS dynamic memory. (1) shows memory cells μ arranged in a matrix on the left and right sides, sense amplifier circuits provided for each row of (memory cells α), and (3)
) is provided for each row of this memory cell μα), and the dummy cell A/, +41 is a memory cell rv ( 1) and dummy cell
Bit lines are provided for each row of v (B) and placed on the left and right sides of the sense amplifier circuit, respectively.
b) is the hood line placed for each column of the left and right memory cell rv Q), (8) is the dummy hood line placed on the left and right side dummy cell I/(powder), ())
are connected to the left and right dummy cells ~(6) respectively, and the 1p signal is sent to the -p line, (8) is the power supply voltage Vec or Vss connected to the left and right memories 7μα) and dummy cell /L10I). This is the cell plate to which the voltage is applied.
、次に、上記第１図に示すＭＯＳダイナミックメモリの
動作について簡単に説明する。まず１例えば左側のワー
ド線（５）のうちの１本のワード線が選択されると、メ
モリ容量のほぼ１／２の容量をもつダミーセルに接続さ
れた右側のダミーフード線（６）が選択される。このた
め、対応する左側のビット線（４）と対応する右側のビ
ット線（４）に信号電荷を転送し、このときに生じる微
少な電位差をセンスアンプ回路（２）で検出・増幅する
ものであるｄ従来のメモリ構成では、第２図に示すライ
トサイクルのＶｃｃ電圧とリードサイクルのＶｃｃ電圧
に変動があった場合に、ビット線に生じる読み出し電圧
が変動し、はなはだしい場合は誤動作をするという欠点
があった。Next, the operation of the MOS dynamic memory shown in FIG. 1 will be briefly explained. First, for example, when one of the word lines (5) on the left side is selected, the dummy food line (6) on the right side connected to a dummy cell with a capacity of approximately 1/2 of the memory capacity is selected. be done. Therefore, the signal charge is transferred to the corresponding left bit line (4) and the corresponding right bit line (4), and the minute potential difference generated at this time is detected and amplified by the sense amplifier circuit (2). In a conventional memory configuration, if there is a change in the Vcc voltage in the write cycle and the Vcc voltage in the read cycle as shown in Figure 2, the read voltage generated on the bit line will fluctuate, and if it is extreme, it will malfunction. was there.
セルプレート電圧にＶｃｃを印加した場合のこの読み出
し電圧の変動の様子を第３図に表面ボテンＶヤμ図を用
いてメモリセμ、ダミーセμの断面図と共に示す、（９
）はメモリ容量のセルプレート電極、１１αはトランス
ファゲート、（Ｕ＋はプリチャージゲート、（１２はゲ
ート酸化膜、 （１！Ｉはメモリセル相互を分離する厚
いフィールド酸化膜である。The fluctuation of this read voltage when Vcc is applied to the cell plate voltage is shown in FIG.
) is a memory capacitor cell plate electrode, 11α is a transfer gate, (U+ is a precharge gate, (12 is a gate oxide film, and (1!I is a thick field oxide film that separates memory cells from each other).
説明の簡単化のためにライトサイクルのＶｃｃを４Ｖ、
リードサイクμのＶｃｃ ｆ ６ Ｖ 、メモリセル
容量をＣｓ＝α０４ｐＦ％ダミーセル容量をＣＤにｓ／
２＝α０２ｐＦ、ヒツト線容量をＣＢ＝α５ｐＦ、）’
ランスファゲートのしきい値電圧をＶＴ＝ＩＶとする。To simplify the explanation, write cycle Vcc is 4V,
Vcc f 6 V of read cycle μ, memory cell capacitance Cs=α04pF% dummy cell capacitance CD s/
2=α02pF, human line capacitance CB=α5pF, )'
Let the threshold voltage of the transfer gate be VT=IV.
第３図において１時刻Ｔ１ではライト動作が行なわれ、
データの＠０”、＠１”に応じてビット線がＯｖ。In FIG. 3, a write operation is performed at time T1,
The bit line becomes Ov according to the data @0” and @1”.
４ｖに設定されている１時刻Ｔ、ではライト動作が完了
しフード線電圧は低Ｖべμになシメモリセルにデータが
書き込まれる。この時メモ゛す電圧はＩＬ＠Ｏ時ＶＬ＝
ＯＶ、 ＠Ｈ” （Ｄ ＲＶａ＝３Ｖ（Ｖｃｃ−Ｖｔ＝
４ｖ−１ｖ）となっている６時刻Ｔ、ではＶＣｃ；、電
圧が６ｖに変化しておシ、セルプレート電圧も４ｖから
６ｖに変化するため、メモリ電圧が＠Ｌ”の時のＯＶが
２ｖに、３Ｖがｓｖになる１時刻Ｔ４でフード線電圧が
高しベ〃になりメモリ情報を読み出す時ワード線電圧も
６ｖになるため、メモリ七〜からビット線に伝達される
電荷量ｉｔ ＠Ｌ’ Ｏ時Ｑ８Ｌ−Ｃ８Ｘ（ＶＣＣ−Ｖ
Ｔ−ＶＬ ）２５ｈらＱｓｔｚ＋α０４ｐＦＸ（＠ｖ−
１ｖ−２ｖ）＝α１２ｐｃ％＠Ｈ’の時ＱｓＦｃｓ×（
Ｖｃｃ−Ｖｉ−Ｖａ）＝α０４ｐＦＸ（６Ｖ−ＩＶ−Ｂ
Ｙ ）＝ＯｐＣとなる・一方ダミーセルからビット線に
伝達される電荷量はＱｐ＝ＣｎＸ（Ｖｃｃ−Ｖｔ−Ｏｖ
）＝αＱ２ｐｐＸ（６ｖ−１ｖ−ＧＶ）＝０１ｐＣと
なる。したがってビット線に生じる電圧変化は″”Ｌ”
の時ＡｖＬ−ＱＳＬ／Ｃ！Ｉ＝Ｑ１２ｐＣ／（Ｌ！Ｉｐ
Ｆ＝（Ｌ２４Ｖ 、 ”Ｈ’〕時ＡＶＨ＝Ｏｖで、一方
ビット線に生じる電圧変化はΔＶＤ−ＱＤ／Ｃ５＝（１
１ｐＣ／ａ５ｐＦ＝％Ｌ２Ｖトなルタメ、”Ｈ” １７
）読み出し電圧がΔＶＤ−ΔＶＨ＝２００ｍＶであるの
に対して、＠Ｌ”の読み出し電圧がΔＶＬ−ΔＶｐ＝＝
４０ｍＶと激減し、センスアンプ回路の感度よシ小さく
なった場合には＠Ｌ”を′Ｈ”と読みまちがう誤動作を
生じる。At 1 time T, which is set to 4V, the write operation is completed and the hood line voltage is set to a low Vbe, and data is written into the memory cell. At this time, the voltage to be memorized is VL=
OV, @H” (D RVa=3V(Vcc-Vt=
At time T, when the voltage is 4v-1v), the voltage changes to 6v, and the cell plate voltage also changes from 4v to 6v, so OV when the memory voltage is @L'' is 2v. In addition, at one time T4 when 3V becomes sv, the food line voltage becomes high and becomes base, and when reading memory information, the word line voltage also becomes 6V, so the amount of charge transferred from the memory 7 to the bit line it @L ' Q8L-C8X (VCC-V
T-VL ) 25h et al Qstz + α04pFX (@v-
1v-2v)=α12pc%@H' when QsFcs×(
Vcc-Vi-Va)=α04pFX(6V-IV-B
Y)=OpC ・On the other hand, the amount of charge transferred from the dummy cell to the bit line is Qp=CnX(Vcc-Vt-Ov
)=αQ2ppX(6v-1v-GV)=01pC. Therefore, the voltage change that occurs on the bit line is ``L''
When AvL-QSL/C! I=Q12pC/(L!Ip
When F=(L24V, "H"), AVH=Ov, and the voltage change occurring on the bit line is ΔVD-QD/C5=(1
1pC/a5pF=%L2V, “H” 17
) The read voltage is ΔVD-ΔVH=200mV, while the read voltage of @L" is ΔVL-ΔVp==
If the voltage decreases drastically to 40 mV and the sensitivity of the sense amplifier circuit becomes smaller, a malfunction will occur where @L'' is mistakenly read as 'H''.
次に、セルプレート電圧ｔＶｓｓにした場合の読み出し
電圧の変動の様子を第４図に表面ボテ・ンＶヤル図を用
いて示す、α４はセルプレートがＶｓｓでも容量を形成
するように設けたＮ影領域である。Next, Figure 4 shows how the read voltage changes when the cell plate voltage is set to tVss using a surface button diagram. This is a shadow area.
時刻Ｔ１ではライト動作が行なわれデータの＠ＯＩ′。At time T1, a write operation is performed and the data is @OI'.
＠１′に応じてビット線がｅＶ、４Ｖに設定されている
０時刻Ｔ、ではライト動作が完了し、ワード線電圧は低
しベ〃にな少メ叱すセμにデータが書き込まれる。この
時、メモリ電圧は＠Ｌ”の時ＶＬ＝ＯＶ。At time 0 T, when the bit line is set to eV and 4V in accordance with @1', the write operation is completed, the word line voltage is low, and data is written to the memory cell μ on the base. At this time, when the memory voltage is @L'', VL=OV.
＠Ｈ”の時ＶＨ＝ｌＶ（Ｖｃｃ−Ｖｔ−４ｖ−１ｖ ）
トナッティルｅ時刻Ｔ、ではＶｃｃ電圧が６ｖに変化
しているが、セルプレート電圧はＯｖで不変のため、メ
モリ電圧線＠Ｌ”、＠Ｈ″共に不変テソれぞれＶｔ＝Ｏ
Ｖ 、 ＶＨ＝３Ｖ Ｏｌまである１時刻Ｔ４でワード
線電圧が高レベルになりメモリ情報を読み出す時ワード
線電圧もＶｃｃと同じ変化をし、６ｖであるためメ屹リ
セルがらビット線に伝達される電荷量は＠Ｌ”の時ＱＩ
ＩＬ（：ＩＸ（Ｖｃｃ−Ｖｔ−ＶＬ３＝α０４ｐＦＸ（
６Ｖ−ＩＶ−ＧＶ）＝α２ｐＱ ＠Ｈ”の時ＱＩＭ ＝
ＣＩＸ（ＶＣＣ−ＶＴ−ＶＨ）＝α０４ｐＦ刈６ｖ−１
ｖ−３ｖ）＝００８ｐＣとなる。@H” VH=lV (Vcc-Vt-4v-1v)
At time T, the Vcc voltage changes to 6V, but the cell plate voltage remains unchanged at Ov, so both the memory voltage lines @L" and @H" remain unchanged. Vt = O.
V, VH = 3V At one time T4, the word line voltage becomes high level and when reading memory information, the word line voltage also changes in the same way as Vcc, and since it is 6V, it is transmitted to the bit line while it is being reset. The amount of charge is QI when @L”
IL(:IX(Vcc-Vt-VL3=α04pFX(
6V-IV-GV) = α2pQ @H” QIM =
CIX (VCC-VT-VH) = α04pF moi 6v-1
v-3v)=008pC.
一方ダミーセルからビット線に電達される電荷量はＱＤ
−ｃＤＸ（ＶＣＣ−ＶＴ−ＯＶ ）＝αｏ２ｐＦｘ（６
ｖ−ｘｖ−Ｇｙ）＝α１ｐＣとなる。したがってピッ）
線に生じる電圧変化は＠Ｌ”の時ａＶｔ−Ｑｓｔ／Ｃｎ
＝（Ｌ２ｐＣ／（Ｌ！１ｐＦ＝（１４′ｖ％＠ａ″の時
ΔＶａ＝Ｑｓ＊／Ｃ＋ａ＝ＱＯ８ｐＣ／ｕ５ｐＦ＝（Ｌ
１６Ｖ テ、一方ビット線に生じる電圧変化はΔＶＤ鴨
りん１＝α１ｐＣ／αＢ ｐＦ＝α２ｖとなるため、１
Ｌ＠の読み出し電圧がΔＶＬ−ΔＶＤ＝２００ｍＶであ
るのに対して、＠Ｈ″の読み出し電圧がΔＶＤ−ΔＶｎ
＝４０ｍＶと激減シ、センスアンプ回路の感度より小さ
くなった場合には、＠Ｈ”を＠Ｌ”と読みまちがう誤動
作を生じる。On the other hand, the amount of charge delivered from the dummy cell to the bit line is QD
-cDX(VCC-VT-OV)=αo2pFx(6
v-xv-Gy)=α1pC. Therefore, beep)
The voltage change that occurs on the line is aVt-Qst/Cn when @L”
=(L2pC/(L!1pF=(14′v%@a″) ΔVa=Qs*/C+a=QO8pC/u5pF=(L
On the other hand, the voltage change occurring on the bit line is ΔVD Kamorin 1 = α1pC/αB pF = α2v, so 1
The read voltage of L@ is ΔVL - ΔVD = 200 mV, while the read voltage of @H'' is ΔVD - ΔVn
= 40 mV, which is lower than the sensitivity of the sense amplifier circuit, causing a malfunction in which @H" is mistakenly read as @L".
このように、従来のメモリ構成法では、ライトサイクル
とリードサイクμでＶｃｃ電圧が変動した場合に七Ｖプ
レートにＶｃｃを印加し九個では′Ｌ″の読み出し電圧
が減少することにより、一方セルプレートにＶｓｓを印
加した例では′Ｈ“の読み出し電圧が減少することによ
りメモリが誤動作を生じるという欠点があった。In this way, in the conventional memory configuration method, when the Vcc voltage fluctuates between the write cycle and the read cycle μ, Vcc is applied to the 7V plate, and when the 'L' read voltage decreases in the 9V plate, one cell In the example in which Vss is applied to the plate, there is a drawback that the memory malfunctions due to a decrease in the 'H' read voltage.
一般的には、メモリセル容量をＣｓダミーセ〜容量をＣ
Ｄ電源電圧がリードサイク〃とフイトサイクμでＶｃｃ
からＡＶだけ１昇したとし、この時七μプレート電圧ｖ
ｃｐからａＡＶだけ変化したとする。Generally, the memory cell capacity is Cs dummy cell ~ capacitance is Cs
D power supply voltage is Vcc with lead cycle and weight cycle μ
Suppose that AV increases by 1 from , and at this time the 7μ plate voltage v
Assume that only aAV changes from cp.
（ａはＶｃｃの変化に対するセルデＶ−）電圧の変化率
でたとえば七μプレートにＶｃｃを印加した時ハ１ 、
Ｖｓｓを印加した時は０である。）メモリセルに書き
込まれる電圧は＠Ｌ″ＩがＯＶ、＠Ｈ’がＶｃｃ−ＶＴ
であり、電源電圧の変動後はそれぞれａＡＶ。(a is the rate of change in voltage relative to the change in Vcc).For example, when Vcc is applied to the 7μ plate,
It is 0 when Vss is applied. ) The voltage written to the memory cell is @L″I is OV, @H’ is Vcc-VT
and aAV after the change in power supply voltage.
Ｖｃ ｃ −Ｖ丁子ａΔＶ となる、従って電源電圧が
Ｖｃｃ＋ΔＶに達し九後に読み出される電荷量はトラン
スフアゲ−艷に印加されるワード線信号の高しベμもｙ
ｃｃ＋ΔＶになるため、 ＠Ｌ”の時Ｑｓ Ｌ”ＣＳＸ
（Ｖｃ ｃ＋ＡＶ−ＶＴ−ＩＡＶ ）＝Ｃｓ （ＶＣ
Ｃ−ＶＴ＋（１−ａ ）ＡＭ） ”Ｈ”の時Ｑｓ１７ｃ
ｍ（Ｖｃｃ＋ａＶ−Ｖｔ−（Ｖｃｃ−ＶＴ＋ａＡＶ））
＝Ｃｓ（１−ａ ）ＡＭトなる。一方、ダミーセμから
の出力信号ハＱｎ＝Ｃｎ（Ｖｃｃ＋ａＶ−Ｖｔ−Ｏｖ）
＜ＤＣＶｃｃ＋Δｖ−Ｖｒ ｙ″ｃあル、 ”Ｌ”と１
Ｈ”の中間の信号＠Ｌ”レベμに近づくために＠Ｌ”を
＠Ｈ”と読み誤まる場合が生じ、一方ａ＝ＯたとえばＶ
ｓｓセルプＶ（Ｖｃｃ−Ｖｔ＋ΔＶ）＝ＱＤとなシ逆に
ダミーレベμが＠Ｈ”レベμに近づく丸めに＠Ｈ”を＠
Ｌ”と読み誤まる場合が生じるのである。Therefore, the amount of charge read out after the power supply voltage reaches Vcc + ΔV is equal to the height μ of the word line signal applied to the transfer gate.
Since it becomes cc + ΔV, Qs L”CSX when @L”
(Vc c+AV-VT-IAV)=Cs (VC
C-VT+(1-a)AM) Qs17c when “H”
m(Vcc+aV-Vt-(Vcc-VT+aAV))
=Cs(1-a)AM. On the other hand, the output signal from the dummy cell μ is Qn=Cn(Vcc+aV-Vt-Ov)
<DCVcc+Δv-Vry″c, “L” and 1
Since the intermediate signal @L" level of H" approaches μ, there are cases where @L" is mistakenly read as @H", while a=O, for example, V
ss cell V (Vcc - Vt + ΔV) = QD, conversely, the dummy level μ is @H” to round up to the level μ.
There are cases where it is misread as "L".
この発明の目的はと記の様な従来のものの欠点を除去す
るためになされたもので、メモリセμの七ｙプレートに
電源電圧の変化のほぼｌ／２！の変化をする電圧を印加
することによシフィトサイクμとリードサイクμでＶｃ
ｃ電圧に変化がちってもＬ”。The purpose of this invention was to eliminate the drawbacks of the conventional ones as described above, and the change in power supply voltage on the 7y plate of the memory cell μ is approximately 1/2! By applying a voltage that changes Vc with shift cycle μ and lead cycle μ
c Even if there is a change in voltage, it is L”.
＠Ｈ＠共に読み出し電圧が変化しない様なＭＯＳダイナ
ミックメモリを提供するものである。Both @H and @H@ provide a MOS dynamic memory in which the read voltage does not change.
この場合はと述のａ＝１７２に相当し、 （Ｑ８Ｌ＋
Ｑ８Ｈ）りｙとフィトサイクルでＶｃｃ電圧に変化があ
っても変化がない場合と同様の読み出し電圧を１Ｌ″。In this case, it corresponds to a=172 mentioned above, and (Q8L+
Q8H) The read voltage is 1L'', which is the same as when there is no change even if there is a change in the Vcc voltage during the phytocycle.
＠Ｈ″ｍ共に有していることがわかる。It can be seen that both @H″m have the same value.
この発明の一実施例を第５図に示す、セルプレー ）
＋１１１には、 Ｖｃｃの変化の１／２の変化をする電
圧としてメモリチップ上に集積化した定電圧源で発生し
たＶｃｃ／２が印加されている。An embodiment of this invention is shown in FIG.
+111 is applied with Vcc/2, which is generated by a constant voltage source integrated on the memory chip, as a voltage that changes by 1/2 of the change in Vcc.
セルプレート電圧にＶｃｃ／２を印加した場合について
、第６図に表面ボテンＶヤμ図を用いて説明している。The case where Vcc/2 is applied to the cell plate voltage is explained using a surface bottom V and μ diagram in FIG.
時刻Ｔ１ではライト動作が行なわれデータの０”。At time T1, a write operation is performed and the data is 0''.
＠ｌ＠に応じてビット線がＧＶ、４Ｖに設定されている
１時刻Ｔ、ではライト動作が完了し、ワード線電圧は低
レベルになシメモリセ〜にデータが書き込まれる。この
時、メモリ電圧は＠Ｌ”の時Ｖｔ、＝ＯＶ。At 1 time T, when the bit line is set to GV and 4V according to @l@, the write operation is completed, and the word line voltage is set to a low level, and data is written into the memory memory. At this time, the memory voltage is @L", Vt, = OV.
”Ｈ’＋２）時Ｖｍ＝３Ｖ（Ｖｃｃ−Ｖｔ＝４Ｖ−ＩＶ
） トナッティルｍ時刻Ｔ３ではＶｃｃ電圧が４ｖか
ら６ｖに変化するのに伴いセルプレート電圧は２ｖから
３ｖに変化しているので、メモリ電圧は１Ｌ″、＠Ｈ１
共にＩＶだけ高くなりＶｔ＝ＩＶ、Ｖｕ＝４Ｖとなる１
時刻Ｔ４でワード線電圧が高レベルになりメモリ情報を
読み出す時ワード線電圧もＶｃｃと同じ変化をし、高し
ペ〃が６ｖになるためメモリセμからビット線。に伝達
される電荷量は１Ｌ”の時Ｑｓ Ｌ（： ！Ｉ刈Ｖｃｃ
−Ｖｔ−Ｖｊ ）＝α０４ｐＦＸ（６Ｖ−１ｖ−１ｖ）
＝０１６ｐＣ”Ｈ”の時Ｑｓａ＝Ｃｓ刈ＶＣＣ−ＶＴ−
ＶＨ）＝００４ｐＦＸ（６Ｖ−ＩＶ−４Ｖ）＝α０４ｐ
Ｃとなる。一方ダミー七μからビット線に伝達される電
荷量はＱＤ−ＣＤＸ （ＶＣＣ−ＶＴ−Ｏｖ）＝α０２
ｐＦＸ（６ｖ−１ｖ−ＯＹ）＝α１ｐＣとなる。したが
ってビット線に生じる電圧変化は１Ｌ”の時ΔＶＬ＝Ｑ
ｓＬ／′Ｃ５＝（Ｌ１６ｐＣ／α５ｐＦ＝（Ｌ３２Ｖ、
”Ｈ″の時ΔＶｓｒＱｓｓｒ／Ｃ１ｔ＝（ＬＯ４ｐ
Ｃ／ＱｆｌｐＦ＝α０８ｖで、一方ビット線に生じる電
圧変化はａＶＤＱｐ／Ｃｍ＝（Ｌ１ｐＣ／（Ｌ５ｐＦ＝
（１２Ｖとなるため、コノ場合は＠Ｌ”、″Ｈ”の読み
出し電圧が共に１２０ｍＶと、Ｖｃｃ電圧が変化する前
と等しい値が確保されている。"H'+2) Vm=3V (Vcc-Vt=4V-IV
) At time T3, the cell plate voltage changes from 2v to 3v as the Vcc voltage changes from 4v to 6v, so the memory voltage is 1L'', @H1.
Both increase by IV, making Vt=IV and Vu=4V1
At time T4, the word line voltage becomes high level, and when reading memory information, the word line voltage also changes in the same way as Vcc, and since the high voltage reaches 6V, the voltage is removed from the memory cell μ to the bit line. The amount of charge transferred to Qs L (: !
-Vt-Vj)=α04pFX(6V-1v-1v)
=016pC When “H” Qsa=Cs cutting VCC-VT-
VH)=004pFX(6V-IV-4V)=α04p
It becomes C. On the other hand, the amount of charge transferred from the dummy 7μ to the bit line is QD-CDX (VCC-VT-Ov) = α02
pFX(6v-1v-OY)=α1pC. Therefore, when the voltage change occurring on the bit line is 1L, ΔVL=Q
sL/′C5=(L16pC/α5pF=(L32V,
When “H” ΔVsrQssr/C1t=(LO4p
C/QflpF=α08v, while the voltage change occurring on the bit line is aVDQp/Cm=(L1pC/(L5pF=
(Since it is 12V, in this case, both @L" and "H" read voltages are 120mV, which is the same value as before the Vcc voltage changes.
以上のように、この発明によればメモリ七μの七ｙプレ
ート電圧にＶｃｃ／２を印加するようにしたのでライト
サイクルとリードサイクルのＶｃｃ電圧の変化による読
み出し電圧の変化を除去することが可能にな９動作マー
ジンの大きいＭＯＳダイナミックｇＡＭを得ることがで
きる。As described above, according to the present invention, since Vcc/2 is applied to the 7y plate voltage of the memory 7μ, it is possible to eliminate the change in the read voltage due to the change in the Vcc voltage between the write cycle and the read cycle. A MOS dynamic gAM with a large operating margin can be obtained.
第１図は従来のＭＯＳダイナミックメモリのメモリアレ
イを示す構成図、第２図はメモリのライトサイクルとリ
ードサイクμでのＶｃｃ電圧変化の様子を示す波形図、
第３図は従来の構成である七μプレートにＶｃｃを印加
した場合のＶｃｃ電圧の変化が読み出し電圧に与える影
響を説明するための図、第４図は今一つの従来の構成で
ある七μプレートにＶｓｓを印加した場合のＶｃｃ電圧
の変化が読み出し電圧に与える影響を説明するための図
、第６図は本発明によるメモリ七μのセルプレーＦにＶ
ｃｃ／２を印加したＭＯＳダイナミックメモリのメモリ
アレイを示す構成図、第６図は本発明の七μプレートに
Ｖｃ Ｃ／２を印加した場合のＶｃｃの変化が読み出し
電圧に与える影響を説明するための図である。
α）はメモリ七μ、（匂はセンスアンプ回路％（３）は
ダミーセμ、（４）はビット線、（６）はフード線、（
６）はダミーワード線、（７）は−ｐ線、（８１は七μ
プレート。
（９）は七μプレート、１１ｏｌはトランスフアゲ−）
１川はプリチャージグー）、ＨｌはグーＦ酸化膜、＋１
１はブイーμド酸化膜、８４１はＮ領域
なお、図中同一符号は同一１＋は相当部分を示す。
代理人 葛野信−
第２図
Ｔｒｏｔ 刀 肴
第６図
手続補正書（自発］
昭和 ５１Ｖ２月 ４日
Ａ龜
特許庁長官殿
１、事件ノ表示 特願昭５６−１９１１８１号
２、発明の名称
ＭＯ８ダイナミックメモリ
３、補正をする者
６、補正の対象
図面
６、補正の内容
図面中、第１図および第６図を別紙のとおり訂正する。
以上
刊FIG. 1 is a configuration diagram showing a memory array of a conventional MOS dynamic memory, and FIG. 2 is a waveform diagram showing how Vcc voltage changes during memory write cycle and read cycle μ.
Fig. 3 is a diagram for explaining the effect of a change in Vcc voltage on the read voltage when Vcc is applied to a 7μ plate, which has a conventional configuration, and Fig. 4 shows a 7μ plate, which has another conventional configuration. FIG. 6 is a diagram for explaining the influence of the change in Vcc voltage on the read voltage when Vss is applied to the memory cell F of the 7μ memory according to the present invention.
FIG. 6 is a block diagram showing a memory array of a MOS dynamic memory to which cc/2 is applied, and is used to explain the effect that a change in Vcc has on the read voltage when Vc/2 is applied to the 7μ plate of the present invention. This is a diagram. α) is the memory 7 μ, (the sense amplifier circuit % (3) is the dummy set μ, (4) is the bit line, (6) is the food line, (
6) is a dummy word line, (7) is a -p line, (81 is a 7μ
plate. (9) is a 7μ plate, 11ol is a transfer plate)
1 river is precharge goo), Hl is goo F oxide film, +1
1 is a bulk oxide film, 841 is an N region, and the same reference numerals and 1+ in the drawings indicate corresponding parts. Agent Makoto Kuzuno - Figure 2 Trot Sword Figure 6 Procedural amendment (self-motivated) February 4, 1971 Mr. A. Commissioner of the Patent Office 1, Indication of case Patent application No. 191181-1981 2, Name of invention MO8 Dynamic Memory 3, person making the amendment 6, drawing to be amended 6, contents of the amendment Figures 1 and 6 in the drawings are corrected as shown in the attached sheet.
Claims (1)
μデｖ−）に電源電圧の変化の１７２程度の変化をする
電圧を印加することを特徴とするＭＯＳダイナミックメ
モリ。 ■電源電圧をＶｃｃとしたとき、七μプレートに印加す
る電圧をＶ（（／２とした特許請求の範囲第１項記載の
ＭＯＳダイナミックメモリ。 （３）セルプレート電圧発生回路をメモリチップ玉に集
積化することを特徴とする特許請求の範囲第１項記載の
ＭＯＳダイナミックメモリ。[Scope of Claims] α) A MOS dynamic memory characterized in that in a one-transistor type dynamic memory, a voltage that changes by about 172 times the change in the power supply voltage is applied to 7μ dv-). ■When the power supply voltage is Vcc, the voltage applied to the 7μ plate is V((/2). MOS dynamic memory according to claim 1. (3) The cell plate voltage generation circuit is connected to the memory chip ball. 2. The MOS dynamic memory according to claim 1, wherein the MOS dynamic memory is integrated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191131A JPS5894190A (en) | 1981-11-27 | 1981-11-27 | Mos dynamic memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191131A JPS5894190A (en) | 1981-11-27 | 1981-11-27 | Mos dynamic memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5894190A true JPS5894190A (en) | 1983-06-04 |
Family
ID=16269387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191131A Pending JPS5894190A (en) | 1981-11-27 | 1981-11-27 | Mos dynamic memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5894190A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010494A (en) * | 1983-06-29 | 1985-01-19 | Fujitsu Ltd | Semiconductor memory |
| JPS6161293A (en) * | 1984-08-31 | 1986-03-29 | Mitsubishi Electric Corp | Dynamic memory |
| JPS61177699A (en) * | 1985-01-31 | 1986-08-09 | Toshiba Corp | Dynamic type semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376687A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor memory device |
| JPS57111879A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Semiconductor storage device |
-
1981
- 1981-11-27 JP JP56191131A patent/JPS5894190A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376687A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor memory device |
| JPS57111879A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Semiconductor storage device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010494A (en) * | 1983-06-29 | 1985-01-19 | Fujitsu Ltd | Semiconductor memory |
| JPH0381236B2 (en) * | 1983-06-29 | 1991-12-27 | Fujitsu Ltd | |
| JPS6161293A (en) * | 1984-08-31 | 1986-03-29 | Mitsubishi Electric Corp | Dynamic memory |
| JPS61177699A (en) * | 1985-01-31 | 1986-08-09 | Toshiba Corp | Dynamic type semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9082471B2 (en) | Power saving memory apparatus, systems, and methods | |
| US4636981A (en) | Semiconductor memory device having a voltage push-up circuit | |
| JP3124781B2 (en) | Semiconductor integrated circuit device | |
| EP0073677B1 (en) | A mis transistor circuit including a voltage holding circuit | |
| JPS6146977B2 (en) | ||
| JPS628874B2 (en) | ||
| US6882559B2 (en) | Ferroelectric memory supplying predetermined amount of direct-current bias electricity to first and second bit lines upon reading data from memory cell | |
| JPS5894190A (en) | Mos dynamic memory | |
| US4823322A (en) | Dynamic random access memory device having an improved timing arrangement | |
| JPS6226117B2 (en) | ||
| JPH06309871A (en) | Semiconductor memory using low power supply voltage | |
| US4733373A (en) | Dynamic memory with improved arrangement for precharging bit lines | |
| JP2000036194A (en) | Semiconductor memory | |
| JPH09297992A (en) | Sense amplifier circuit | |
| JPH01162296A (en) | Dram | |
| EP0068894B1 (en) | Dynamic random access memory device | |
| JP2679033B2 (en) | Semiconductor storage device | |
| JPS6146978B2 (en) | ||
| JP2647948B2 (en) | Semiconductor memory device | |
| JPS62165787A (en) | Semiconductor memory device | |
| JPH0581859A (en) | Semiconductor integrated circuit device | |
| JPH03222186A (en) | Restoring method for memory cell | |
| JPS6196593A (en) | Dynamic-type ram | |
| JPH0271492A (en) | Active restoring circuit | |
| JP2861198B2 (en) | Control method of semiconductor memory device |