JPS5889074A - Power converter circuit - Google Patents
Power converter circuitInfo
- Publication number
- JPS5889074A JPS5889074A JP56187246A JP18724681A JPS5889074A JP S5889074 A JPS5889074 A JP S5889074A JP 56187246 A JP56187246 A JP 56187246A JP 18724681 A JP18724681 A JP 18724681A JP S5889074 A JPS5889074 A JP S5889074A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- npn
- load
- pace
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
Abstract
Description
【発明の詳細な説明】
この発明は直流電力を交流電力に変換する電力変換回路
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a power conversion circuit that converts DC power to AC power.
オ１図は従来のこの種の回路を示す接続図で、図におい
て（ｉｏｏ） ／ｆｉ電力変換回路、（２０Ｇ） ｔｌ
ｊ制御イぎ電源、（３００）は負荷、（４００）はオｌ
の電源、（６００） Ｆｉ第２のｔ源である。またオｌ
の電源（４■）の負端子と第２の電源（ＳＯＯ）の正端
子とｔｒｉ接続されており、この接続点に接続される負
荷の端子をオｌの端子、その反対側の端子を第２の端子
という。（１０１） 、（１０２） 、（１０３） 、
（１０４） 、ｃ １０５ン、（１０６）はそれぞれオ
ｌ〜オ６のトランジスタであるがすべてｎｐｎ ）う□
７ジスタの例を示す。（１２１） 、 （１２２） 。Figure 1 is a connection diagram showing a conventional circuit of this type. In the figure, (ioo) /fi power conversion circuit, (20G) tl
j Control power supply, (300) is load, (400) is
, the (600) Fi second t source. Oh again
The negative terminal of the power supply (4■) and the positive terminal of the second power supply (SOO) are tri-connected, and the terminal of the load connected to this connection point is the O terminal, and the terminal on the opposite side is the It is called the 2nd terminal. (101) , (102) , (103) ,
(104), c105n, and (106) are O1 to O6 transistors, respectively, but they are all npn)
An example of 7 registers is shown below. (121), (122).
（１２３）、（１２４）、（１２５）、（１２６）、（
１２７）、（１２８）はそれぞれ抵抗器である。(123), (124), (125), (126), (
127) and (128) are resistors, respectively.
次に第１図に示す回路の動作を説明する。トランジスタ
（１０６）のペース電位が低いときトランジスタ（１０
６）はオフ状態にあり、トランジスタ（１０５）のペー
ス電位は高くな９トランジスタ（１０５） １１オン状
態になる。この状態でトランジスタ（１０３）のペース
電位は篩くオン状態となり、トランジスタ（１０４）の
ペース電位は低くオフ状態となる。トランジスタ（１０
２）と（１０３）及びトランジスタ（１０１）と（１０
４）はダーリントン接続を構成しているので上述の状態
では第２の電源（ＳＯＯ）から負荷（３００）、トラン
ジスタ（１０２）、（１０３）の出力回路（仮に第２の
出力回路という）に電流ｉ。（第１図に矢印で示す方向
と逆方向）が流れる。Next, the operation of the circuit shown in FIG. 1 will be explained. When the pace potential of the transistor (106) is low, the transistor (106)
6) is in the off state, and the pace potential of the transistor (105) is high, so that the transistor 9 (105) and 11 are in the on state. In this state, the pace potential of the transistor (103) is gradually turned on, and the pace potential of the transistor (104) is low and turned off. Transistor (10
2) and (103) and transistors (101) and (10
4) constitutes a Darlington connection, so in the above state, current flows from the second power supply (SOO) to the output circuit (temporarily referred to as the second output circuit) of the load (300), transistors (102), and (103). i. (the direction opposite to the direction indicated by the arrow in FIG. 1) flows.
次に制御信号源（２００）の出力電圧が高くなるとトラ
ンジスタ（１０６）はオン状態となり、したがってトラ
ンジスタ（１０ｓ） ａオフ状態となす、トランジスタ
（１ｏ３） ｈカットオフされトランジスタ（，１０４
）はターンオンされる。この状態ではオｌの電源（４０
０）からトランジスタ（１０１） 、（１０４）を経て
負荷（３００）の出力回路（仮にオｌの出力回路という
）に電流１０（第１図に矢印で示す方向）が流れる。Next, when the output voltage of the control signal source (200) becomes high, the transistor (106) is turned on, so that the transistor (10s) a is turned off, and the transistor (1o3) h is cut off and the transistor (104) is turned off.
) is turned on. In this state, the power supply of OI (40
A current 10 (in the direction shown by the arrow in FIG. 1) flows from the load (300) through the transistors (101) and (104) to the output circuit of the load (300) (temporarily referred to as the "Ol output circuit").
このようにして直流１１源（４００）、（５００）から
負荷（３００）に交流電力を供給することができる。In this way, AC power can be supplied from the DC 11 sources (400), (500) to the load (300).
従来の電力変換回路は以上のように構成され以上のよう
に動作するので次のような欠点があった。Since the conventional power conversion circuit is configured as described above and operates as described above, it has the following drawbacks.
すなわち制御信号源（２００）の出力電圧が高レベルか
ら低レベルに切換えられる瞬間はトランジスタ（１０４
）、（１０１）がともにオン状態に保たれており飽和状
態となっている。したがってこれらのトランジスタは過
剰キャリヤを蓄積しており、トランジスタ（１０４）の
ペース電圧が低下してもその俊敏マイクロ秒の蓄積時間
の間オン状態を保っている。That is, at the moment when the output voltage of the control signal source (200) is switched from a high level to a low level, the transistor (104)
) and (101) are both kept in the on state and are in a saturated state. These transistors therefore store excess carriers and remain on for their agile microsecond storage time even as the pace voltage of transistor (104) drops.
一方、トランジスタ（ｌｏａ） 、 （１０２）のター
ンオン＝する時間は普通は数十ナノ秒程度であるため上
述の数マイクロ秒に比しては極めて短時間にオン状態と
なり、その結果トランジスタ（１０１）、（１０２）は
数マイクロ秒の間開時にオン状態となり、オｌ−及び第
２の電源（４００）、（５００）の直列接続体を負荷（
３００） ｔ−経ることなく短絡し、不必要な電力を消
費するとともに比較的大きな短絡を流が流れるために電
源にノイズ電圧を誘起することがある。また負荷（３０
０）に流れる電流波形もスイッチング時に乱れることが
ある。なお、トランジスタ（１０１）の蓄積時間を短縮
するため飽和領域を避は活性領域で動作させようとする
と消費電力ｐ（大きくなるという欠点を発生する。On the other hand, since the turn-on time of the transistor (LOA) and (102) is usually about several tens of nanoseconds, the transistor (LOA) and (102) turn on in an extremely short time compared to the several microseconds mentioned above, and as a result, the transistor (101) , (102) are in the on state when open for a few microseconds, and the series connection of the power supply (400), (500) is connected to the load (
300) can short circuit without passing t-, consuming unnecessary power and inducing noise voltages in the power supply due to the current flowing through the relatively large short circuit. Also, the load (30
0) may also be disturbed during switching. In addition, if an attempt is made to operate the transistor (101) in the active region instead of the saturation region in order to shorten the storage time, a disadvantage arises in that the power consumption p (increases).
この発明は従来の回路における上述の欠点を除去するた
めになされたものでオｌ及び第２の出力回路でトランジ
スタ金集に飽和状態で使用しながら両方のトランジスタ
が共にオン状態にある時間金極力短くすることを目的と
している。This invention has been made to eliminate the above-mentioned drawbacks in conventional circuits, and uses transistors in the first and second output circuits in a saturated state, while minimizing the amount of time that both transistors are in the on state. It is intended to be short.
以下、この発明の実施例會図向金用いて説明する。第２
図はこの発明の一実施例を示す接続図であって、図にお
いて第１図と同一符号は同−又は相当部分を示し、同一
名称で呼ばれるものとする。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be explained with reference to figures. Second
The figure is a connection diagram showing one embodiment of the present invention, and in the figure, the same reference numerals as in FIG. 1 indicate the same or corresponding parts, and they are called by the same names.
但し第４のトランジスタ（１０４＞ ｕ ｐｎｐ ）ラ
ンジスタである。（１３１）、（１３２）、（１３３）
、（１３４’）、（１３５）、（１３６）はそれぞれ抵
抗器で抵抗器（１３６） ｉオｌの抵抗と称しこれに対
し抵抗器（１２７） ｔ第２の抵抗ということにする。However, the fourth transistor (104>upnp) is a transistor. (131), (132), (133)
, (134'), (135), and (136) are resistors, respectively, and the resistor (136) will be referred to as the first resistance, whereas the resistor (127) will be referred to as the second resistance.
（１１１）、（１１２） ｕそれぞれダイオード、（１
４０） Ｕコンデンサでコンデンサ（１４０）とダイオ
ード（１１２）は無くてもよいが制御信号源（２００）
の電圧が低レベルから高レベルへ切換わる際の過渡現象
を改善するために設けられる。(111), (112) u respectively diode, (1
40) With the U capacitor, the capacitor (140) and diode (112) can be omitted, but the control signal source (200)
This is provided to improve the transient phenomenon when the voltage of the circuit switches from a low level to a high level.
次に第２図に示す回路の動作を説明する。制御信号源（
２θＯ）の出力電圧が低いときにトランジス） （１０
５） Ｆｉオフ状態になっており、トランジスタ（１０
３）はオン状態となり、一方トランジスタ（１０４）は
抵抗（１２３）に電流が流れないためペース電流が供給
されずオフ状態になっている。この状態では第２の出力
回路（（ＳＯＯ）→（ａＯＯ）→（１２８）→（１０２
））に電流が流れる。Next, the operation of the circuit shown in FIG. 2 will be explained. Control signal source (
When the output voltage of 2θO) is low, the transistor) (10
5) Fi is in off state and transistor (10
3) is in the on state, while the transistor (104) is in the off state because no current flows through the resistor (123), pace current is not supplied to the transistor (104). In this state, the second output circuit ((SOO) → (aOO) → (128) → (102
))).
次に制御信号源（２００）の出力電圧が高くなるとトラ
ンジスタ（ＺＯＳ）がオン状態となりそのコレクタ電位
は低下する。したがってトランジスタ（１０３）のペー
ス電位が低下してトランジスタ（１０３）、（１０２）
がオフ状態となり、トランジスタ（１０４）のペース電
流が供給されトランジスタ（１０４）、（１０１）がオ
ン状態となる。この状態ではオｌの出力回路（（４００
）→（ａｏｏ）→（１２４）→（ｔｏｔ） ）に電流が
流れる。Next, when the output voltage of the control signal source (200) increases, the transistor (ZOS) turns on and its collector potential decreases. Therefore, the pace potential of the transistor (103) decreases and the transistors (103) and (102)
is turned off, the pace current of the transistor (104) is supplied, and the transistors (104) and (101) are turned on. In this state, the output circuit ((400
) → (aoo) → (124) → (tot) A current flows.
次に、制御信号源（２００）の出力電圧が高レベルから
低レベルに変化する時点でハ、トランジスタ（１０４）
、（１０１）が蓄積現象で未だオン状態にある時トラン
ジスタ（１０３）がターンオンすることによシ抵抗（１
３５） ’ｔ”通ってトランジスタ（ｌＯｔ）のペース
を駆動していた電流がトランジスタ（１０３）のコレク
タに吸収されトランジスタ（１０１）のペース電圧は低
下し、トランジスタ（ｌＯｌ）のペースとそのエミッタ
の間はオｌの抵抗（１３６）で隔てられているのでこの
抵抗の両端の電圧がトランジスタ（１０１）のペース、
エミッタ間接合の逆ノ（イアスとして力ロ見られ、トラ
ンジスタ（１０１）の蓄積時間を短縮する。Next, at the point in time when the output voltage of the control signal source (200) changes from high level to low level, the transistor (104)
, (101) is still in the on state due to an accumulation phenomenon, the transistor (103) is turned on, and the resistance (101) is turned on.
35) The current that was driving the pace of the transistor (lOt) through 't' is absorbed by the collector of the transistor (103), the voltage of the pace of the transistor (101) decreases, and the voltage of the pace of the transistor (lOl) and its emitter decreases. Since it is separated by a resistor (136), the voltage across this resistor is the voltage across the transistor (101).
It can be seen as an inverse junction between emitters and shortens the storage time of the transistor (101).
コンデンサ（１４０） 、ダイオード（１１２）によっ
て制御信号源（２００）の出力電圧が低レベルから高レ
ベルに変化する時点におけるトランジスタ（１０３）の
蓄積時間を短くすることができる。The capacitor (140) and diode (112) can shorten the storage time of the transistor (103) at the time when the output voltage of the control signal source (200) changes from a low level to a high level.
第３図はこの発明の効果を示す波形図でろって、第３図
（ａ）は制御信号源（２００）の出力電圧ｖ１、同図（
ｂ）は負荷（３００）の電流ｉ。全示し実線は第１図の
回路によるもの、点線は第２図の回路によるものである
。また第３図（ｃ）は第１図の抵抗（１２４）に流れる
電流ｉｃ １第３図（ｄ）は第２図の抵抗（１２４）Ｋ
流れる電流を示す。FIG. 3 is a waveform diagram showing the effects of the present invention. FIG. 3(a) shows the output voltage v1 of the control signal source (200);
b) is the current i of the load (300). All solid lines indicate the circuit shown in FIG. 1, and dotted lines indicate the circuit shown in FIG. Also, Fig. 3(c) shows the current ic flowing through the resistor (124) in Fig. 1. Fig. 3(d) shows the current flowing through the resistor (124) K in Fig. 2.
Shows the flowing current.
なお、以上の説明でオｌのＩｌｆ源（４００） 、第２
の電源（ＳＯＯ）を共に互に一独立の電源として説明し
たが、いずれか−力の電源をコンデンサに蓄積する電荷
を以て構成してもよい。In addition, in the above explanation, the Ilf source (400), the second
Although both of the power supplies (SOO) have been described as independent power supplies, either of the power supplies may be configured with a charge stored in a capacitor.
以上のようにこの発明によれば
（（イ）トランジスタ（１０１）がターンオフする時の
スイッチング時間が短縮されたので回路の応答時間が短
縮された。As described above, according to the present invention, (a) the switching time when the transistor (101) turns off is shortened, so the response time of the circuit is shortened.
（ロ）トランジスタ（１０１）とトランジスタ（１０２
）が同時にオンしている時間が短くなり電源短絡電流の
パルス幅が短縮され、消費電力及び１１源ノイズを共に
低減することができた。(b) Transistor (101) and transistor (102)
) were simultaneously turned on, the pulse width of the power supply short-circuit current was shortened, and both power consumption and 11-source noise could be reduced.
（１）ランジスタ（１０１）は飽和状態にまで充分ペー
ス電流を潰すことができこの一トランジスタのオン状態
の消費電力を低減することができた。(1) The transistor (101) was able to sufficiently suppress the pace current to the saturation state, and the power consumption of this one transistor in the ON state could be reduced.
第１図は従来の回路を示子接続図、第２図はこの発明の
一実施例を示す接続図、第３図はこの発明の効果を示す
波形図である。
（１０１）、（１０２）、（１０３）−・・それぞれオ
ｌ、第２１第３のｎｐｎ ）ランジスタ、（ｌ（）す・
・・第４のｐｎｐ ）ランジスタ。（２００）−・・・
制御信号源、（３００）・−・負荷、（４００ン・・・
オｌの電源、（５００）・・・第２の１１１Ｌｙ！、、
（１３６）・・・オｌの抵抗。
なお、図中同一符号は同−又は相当部分を示す。
代理人 葛 野 侶 −
第３図
特許庁長官殿
１、事件の表示 特願昭５６−１８７２４６号２
、発明の名称
電力変換回路
３、補正をする者
盪
５、補正の対象
明細書の発明の詳細な説明の欄
６、補正の内容
＋１１明細書第７頁第６行目乃至第７行目ｒ（（４００
）→（３００）→（１２４）→（１０１−） ） Ｊと
あるをｒ （（４００）→（１２４）→（１０１）→（
３００） ’） Ｊと訂正する。
以上FIG. 1 is a connection diagram showing a conventional circuit, FIG. 2 is a connection diagram showing an embodiment of the present invention, and FIG. 3 is a waveform diagram showing the effects of the present invention. (101), (102), (103)--Ol, 21st 3rd npn) transistor, (l()su...
...4th pnp) transistor. (200)-...
Control signal source, (300)...Load, (400n...
Power supply of Ol, (500)...Second 111Ly! ,,
(136)...Ol's resistance. Note that the same reference numerals in the figures indicate the same or equivalent parts. Agent: Susumu Kuzuno - Figure 3: Mr. Commissioner of the Japan Patent Office 1, Indication of the case, Patent Application No. 187246/1982 2
, Name of the invention Power converter circuit 3, Person making the amendment 5, Column 6 for detailed explanation of the invention in the specification to be amended, Contents of the amendment + 11 Specification page 7, lines 6 to 7 r ((400
) → (300) → (124) → (101-) ) J is r ((400) → (124) → (101) → (
300) ') Correct it as J. that's all
Claims (1)
ｌの電源の正端子と上記負荷の上記オｌの端子と反対側
の第２の端子との間に電流制御用のオｌのｎｐｎ トラ
ンジスタを接続して構成したオｌの出力回路と、第２の
電源の正端子全上記負荷の上記オｌの端子に接続し上記
負荷の上記第２の端子と上記第２の１１ＩＬ源の９端子
との間に町、流制御用の第２のｎｐｎ ）ランジスタ全
接続して構成した第２の出力回路と、上記オｌのｎｐｎ
トランジスタのベース端子を上記負荷の上記第２の端
子に接続するオｌの抵抗と、上記第２のｎｐｎ ）ラン
ジスタのペース端子を上記第２の電碌の負端子に接続す
る第２の抵抗と、上記オｌ及び第２のｎｐｎ ）ランジ
スタの各ペース端子にそれぞれコレクタ端子とエミッタ
端子が接続される第３のｎｐｎ ）ランジスタと、エミ
ッタ端子が上記オｌの電源の正端子に接続されコレクタ
端子から◆流制限素子を介して上記オｌのｎｐｎ ）ラ
ンジスタのベース端子に接続される第４のＩ）ｎｌ）
）ランジスタと、上記第３のｎｐｎ ）ランジスタと上
記第４のｐｎｐ ）ランジスタのペース電位を同一極性
の制御電圧で駆動する手段とを備え、上記制御電圧が低
電位から高電位に変化し上記第３のｎｐｎ ）ランジス
タがオン状態となり上記第４のｐｎｐ トランジスタが
オフ状態となったとき上記オｌの抵抗の両端の電圧によ
り上記オｌのｎｐｎ ）ランジスタのペース、エミッタ
接合を逆バイアスすることを特徴とする電力変換回路。The 1 terminal of the load is connected to the negative terminal of the 1 power supply, and a current control terminal is connected between the positive terminal of the 1 power supply and the second terminal on the opposite side of the 1 terminal of the load. The positive terminal of the second power supply is connected to the positive terminal of the load, and the second terminal of the load and the second 11 between the 9 terminals of the IL source and the 2nd NPN for current control; and the 2nd output circuit configured by connecting all the transistors;
a second resistor connecting the base terminal of the transistor to the second terminal of the load; and a second resistor connecting the pace terminal of the transistor to the negative terminal of the second NPN transistor. , the above O1 and the second NPN) A third NPN whose collector terminal and emitter terminal are respectively connected to each pace terminal of the transistor A) A third NPN transistor whose emitter terminal is connected to the positive terminal of the power supply of the above O1 and whose collector terminal is connected to the positive terminal of the power supply of the O1 from the fourth I)nl) connected to the base terminal of the transistor
) a transistor, and the third npn;) a transistor, and the fourth pnp; and) means for driving the pace potential of the transistor with a control voltage of the same polarity. When the No. 3 npn transistor turns on and the fourth pnp transistor turns off, the voltage across the resistor of the transistor reverse biases the pace and emitter junction of the transistor. Characteristic power conversion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187246A JPS5889074A (en) | 1981-11-20 | 1981-11-20 | Power converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187246A JPS5889074A (en) | 1981-11-20 | 1981-11-20 | Power converter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5889074A true JPS5889074A (en) | 1983-05-27 |
| JPH0158757B2 JPH0158757B2 (en) | 1989-12-13 |
Family
ID=16202600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187246A Granted JPS5889074A (en) | 1981-11-20 | 1981-11-20 | Power converter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889074A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6114895U (en) * | 1984-06-29 | 1986-01-28 | 三洋電機株式会社 | Single phase inverter circuit |
| JPS63174572A (en) * | 1987-01-14 | 1988-07-19 | Matsushita Electric Works Ltd | Inverter |
| JP2009093829A (en) * | 2007-10-04 | 2009-04-30 | Mitsubishi Electric Corp | Discharge lamp lighting device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177824A (en) * | 1974-12-28 | 1976-07-06 | Nippon Telegraph & Telephone | Dccac henkanyotoranjisutano taanofu taimuhoshokairo |
-
1981
- 1981-11-20 JP JP56187246A patent/JPS5889074A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177824A (en) * | 1974-12-28 | 1976-07-06 | Nippon Telegraph & Telephone | Dccac henkanyotoranjisutano taanofu taimuhoshokairo |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6114895U (en) * | 1984-06-29 | 1986-01-28 | 三洋電機株式会社 | Single phase inverter circuit |
| JPS63174572A (en) * | 1987-01-14 | 1988-07-19 | Matsushita Electric Works Ltd | Inverter |
| JP2009093829A (en) * | 2007-10-04 | 2009-04-30 | Mitsubishi Electric Corp | Discharge lamp lighting device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0158757B2 (en) | 1989-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04229715A (en) | Two-way switch circuit | |
| JPS58184618A (en) | Induced load switching control circuit | |
| JP3407928B2 (en) | Switchable current source circuit | |
| JPS5889074A (en) | Power converter circuit | |
| US5111381A (en) | H-bridge flyback recirculator | |
| US4446499A (en) | Input protection circuit | |
| JPH01128107A (en) | Active overvoltage control circuit for induction load driving | |
| US4178521A (en) | Base drive circuit | |
| JPH0669297B2 (en) | Base current drive circuit for inverter | |
| US3523197A (en) | Current pulse driver apparatus employing non-saturating transistor switching techniques and having low-power drain during non-pulse periods | |
| EP0527641B1 (en) | H-bridge flyback recirculator | |
| JP2586601B2 (en) | Current mirror circuit | |
| SU1083340A1 (en) | Power amplifier | |
| JPH054048Y2 (en) | ||
| JP2853278B2 (en) | Drive circuit | |
| JP2687160B2 (en) | Switch circuit | |
| JPH062347Y2 (en) | Signal switching circuit | |
| JPH065985B2 (en) | Switching drive circuit | |
| JP2545730Y2 (en) | IC interface circuit | |
| JPS6340915Y2 (en) | ||
| JPH073828Y2 (en) | On-gate circuit | |
| JPH05122839A (en) | Current limiting circuit | |
| JPH01106520A (en) | Bipolar logic circuit | |
| JPH0584688B2 (en) | ||
| JPS61121527A (en) | Logical circuit |