JPS588767B2 - linear amplifier circuit - Google Patents
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Description
【発明の詳細な説明】
本発明は演算増幅回路のリニアアンプとして適したリニ
ア増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a linear amplifier circuit suitable as a linear amplifier of an operational amplifier circuit.
従来の演算増幅回路(オペアンプ)としては、バイポー
ラ型トランジスタで形成したバイポーラ型オペアンプ、
バイポーラとMOSの混合型のもの等があるが、全MO
S型のオペアンプは未だ市販されていない。Conventional operational amplifier circuits (operational amplifiers) include bipolar operational amplifiers formed using bipolar transistors,
There are mixed types of bipolar and MOS, but all MO
S-type operational amplifiers are not yet commercially available.
全MOS型のオペアンプとした場合には、次のような利
点が具備される。When an all-MOS type operational amplifier is used, the following advantages are provided.
(イ)バイポーラ型の場合、トランジスタのVBE(ベ
ース、エミツタ間電圧)及びhFE (電流増幅率)は
温度依存性が犬で、その上電流の温度係数が正であるた
め、熱暴走しやすいが、MOSトランジスタは電流の温
度係数が零になる領域があり、たとえその領域から外れ
たとしても、飽和領域で動作する限り電流の温度係数が
負であるため、熱暴走することはない。(a) In the case of a bipolar type, the VBE (base-emitter voltage) and hFE (current amplification factor) of the transistor have a small temperature dependence, and the temperature coefficient of the current is positive, so thermal runaway is likely to occur. , MOS transistors have a region where the temperature coefficient of current is zero, and even if the transistor deviates from this region, as long as it operates in the saturation region, the temperature coefficient of current is negative, so thermal runaway will not occur.
(ロ)バイポーラ型の場合、或る程度大きな入力バイア
ス電流が切要であるが、MOSトランジスタの場合、絶
縁ゲート型で入力インピーダンスが非常に高いため、入
力バイアス電流はPA(ピコアンペア)オーダの非常に
小さい値で済む。(b) In the case of a bipolar type, a somewhat large input bias current is essential, but in the case of a MOS transistor, since it is an insulated gate type and has a very high input impedance, the input bias current is extremely high on the order of PA (picoampere). A small value is sufficient.
(ハ)バイポーラ型に比較して、MOSトランジスタは
集積回路化しやすく、小さなチップ面積でオペアンプを
構成することができる。(c) Compared to bipolar transistors, MOS transistors are easier to integrate into integrated circuits, and operational amplifiers can be constructed with a smaller chip area.
一方、MOSトランジスタを用いた場合の欠点としでは
、そのVth(閾値電圧)が製造の段階でばらつくため
、入力オフセット電圧が大きくなりがちであることがあ
げられる。On the other hand, a drawback of using a MOS transistor is that its Vth (threshold voltage) varies during the manufacturing stage, so that the input offset voltage tends to increase.
一般に差動増幅回路(差動アンプ)の入力と出力の関係
は次式で表わされる。Generally, the relationship between the input and output of a differential amplifier circuit (differential amplifier) is expressed by the following equation.
Vo1=K ( VH − V(−) }+VBここで
V。Vo1=K (VH − V(-) }+VB where V.
1は差動アンプの出力電圧、Kは差動アンプの利得、V
(+)は非反転入力電圧、V(−)は反転入力電圧、V
BはV(+)=V(−)の時の差動アツプの出力電圧で
あり、この電圧VBは電源電圧に応じて定まってくる。1 is the output voltage of the differential amplifier, K is the gain of the differential amplifier, V
(+) is the non-inverting input voltage, V(-) is the inverting input voltage, V
B is the output voltage of the differential up when V(+)=V(-), and this voltage VB is determined depending on the power supply voltage.
即ち理想的な差動アンプにおいては、V(+)=V(−
)の時、出力電圧V01は定値VBに定まっているはず
である。In other words, in an ideal differential amplifier, V(+)=V(-
), the output voltage V01 should be fixed at a constant value VB.
ところがV(+)=V(−)がどのようなレベルをとる
かにより、例えば2ボルトである場合と3ボルトである
場合とでは、V01のレベルが異なってくるのが通常で
ある。However, depending on the level of V(+)=V(-), the level of V01 usually differs between, for example, 2 volts and 3 volts.
即ち入力V(+)を基準電圧として一定と考えた場合、
差動アンプは入力V(−)に対するリニア増幅回路(リ
ニアアンプ)と考えられるが、V(+)の設定によりV
01電位が変化するため、結局V(+)によって差動ア
ンプの回路閾値電圧(回路Vth)が変化すると云える
。In other words, when input V(+) is considered constant as a reference voltage,
A differential amplifier can be thought of as a linear amplifier circuit (linear amplifier) for input V(-), but depending on the setting of V(+), V
Since the 01 potential changes, it can be said that the circuit threshold voltage (circuit Vth) of the differential amplifier changes due to V(+).
ここで差動アンプの回路Vthとは、V(+)=V(−
)の時の出力電圧Vo1と考えてよく、このV01は次
段のリニアアンプの入出力將性の高利得増幅可能領域の
中心にくることが好ましい。Here, the differential amplifier circuit Vth is V(+)=V(-
), and it is preferable that this V01 be at the center of the high gain amplification possible region of the input/output efficiency of the next stage linear amplifier.
差動アンプの回路Vthが変化した場合、次段のリニア
アンプの回路Vthが常に一定であるとすると、V(+
)の設定いかんによってVo1の直流レベルがリニアア
ンプの回路Vthに一致せず、V01の微少な変化をと
らえることができない領域でV01が入力されるため、
実効的にオペアンプの電圧利得が低下してしまうことに
なる。When the circuit Vth of the differential amplifier changes, assuming that the circuit Vth of the next stage linear amplifier is always constant, V(+
), the DC level of Vo1 does not match the linear amplifier circuit Vth, and V01 is input in a region where minute changes in V01 cannot be detected.
This effectively reduces the voltage gain of the operational amplifier.
ここで次段のリニアアンプの回路Vthとは、リニアア
ンプ回路の入力電圧VINと出力電圧VoutがV■N
=Vou1の時の該電圧VINまたはVoutと考える
ことができ、ここで利得大となる。Here, the circuit Vth of the next stage linear amplifier means that the input voltage VIN and output voltage Vout of the linear amplifier circuit are V■N.
It can be considered that the voltage VIN or Vout when =Vou1, and the gain becomes large here.
従ってオペアンプのダイナミックレンジ(動作入力電圧
範囲)を広げるためには、差動アンプの出力直流レベル
とリニアアンプの回路vthとを極力近づけるようにす
ることが必要である。Therefore, in order to widen the dynamic range (operating input voltage range) of an operational amplifier, it is necessary to make the output DC level of the differential amplifier and the circuit vth of the linear amplifier as close as possible.
本発明は上記事情に鑑みてなされたもので、入力直流レ
ベルに対し回路Vthが追従して変化し得る構成とする
ことにより、高利得化されたリニア増幅回路を提供しよ
うとするものである。The present invention has been made in view of the above circumstances, and aims to provide a linear amplifier circuit with a high gain by having a configuration in which the circuit Vth can follow and change the input DC level.
以下図面を参照して本発明の実施例を説明する。Embodiments of the present invention will be described below with reference to the drawings.
第1図はオペアンプの構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an operational amplifier.
図において1は反転入力V(−)、非反転入力V(+)
を入力とする差動アンプであり、リニアアンプ2は差動
アンプ1の出力を増幅し、バツファ回路3はリニアアン
プ出力V。In the figure, 1 indicates inverting input V(-) and non-inverting input V(+)
The linear amplifier 2 amplifies the output of the differential amplifier 1, and the buffer circuit 3 receives the linear amplifier output V.
2をV。3として回路外へ導出する。2 to V. 3 and lead out of the circuit.
リニアアンプ2の回路v1h補償回路4は、差動アンプ
1の入力V (−)V(+)を入力とするリニアアンプ
として動作し、その出力vcでリニアアンプ2の回路V
thを調整し、V(+),V(−)の設定いかんを問わ
ず一定電圧利得でオペアンプを動作させる。The circuit v1h of the linear amplifier 2 The compensation circuit 4 operates as a linear amplifier that receives the input V (-) V (+) of the differential amplifier 1, and uses its output vc as the circuit V of the linear amplifier 2.
th is adjusted, and the operational amplifier is operated with a constant voltage gain regardless of the settings of V(+) and V(-).
第2図は第1図の回路の具体例である。FIG. 2 is a specific example of the circuit shown in FIG.
なお本回路は集積回路で同一半導体基体に形成されたも
のであり、使用MOSトランジスタは全てエンハンスメ
ント型である。Note that this circuit is an integrated circuit formed on the same semiconductor substrate, and the MOS transistors used are all enhancement type.
即ち差動アンプ部1において、vD礪位供給端11とV
SS電位供給端12との間に、飽和領域で動作するPチ
ャネル型MOSトランジスタTr1、Nチャネル型負荷
MOSトランジスタTr2を直列接続し、トランジスタ
Tr2のゲートをVDD電位供給端11に接続し、トラ
ンジスタTr1のゲートを自己のドレイン端に接続して
ここから一定電圧を得ている。That is, in the differential amplifier section 1, the VD level supply terminal 11 and the V
A P-channel type MOS transistor Tr1 that operates in a saturation region and an N-channel type load MOS transistor Tr2 are connected in series between the SS potential supply terminal 12, the gate of the transistor Tr2 is connected to the VDD potential supply terminal 11, and the transistor Tr1 The gate of the device is connected to its own drain end, and a constant voltage is obtained from there.
また端子11,12間には、定電流源用のPチャ木レ型
MOSトランジスタT,、Pチャネル型の入力段トラン
ジスタT,4、Nチャネル型の負荷MOSトランジスタ
T,6,T,8が直列接続され、また上記トランジスタ
Tr3のドレイン端と端子12との間には、Pチャネル
型の入力段トランジスタTr5、Nチャネル型の負荷M
OSトランジスタT,,Tr,が直列接続されている。Further, between the terminals 11 and 12, there are a P-channel type MOS transistor T for a constant current source, a P-channel type input stage transistor T, 4, and an N-channel type load MOS transistor T, 6, T, 8. A P-channel type input stage transistor Tr5 and an N-channel type load M are connected in series and between the drain end of the transistor Tr3 and the terminal 12.
OS transistors T,, Tr, are connected in series.
1・ランジスタTr3のゲートはトランジスタT,1の
ドレイン端に接続され、トランジスタTr4のゲートは
反転入力V(−)の供給端13、トランジスタT,5の
ゲートは非反転入力V(+)の供給端14に接続される
。1. The gate of transistor Tr3 is connected to the drain end of transistor T,1, the gate of transistor Tr4 is connected to the supply end 13 of inverting input V(-), and the gate of transistor T,5 is connected to the supply end of non-inverting input V(+). Connected to end 14.
トランジスタTr4,Tr5のドレイン端は、差動アン
プ1のカットオフ周波数を下げるための位相補償用結合
容量Cを介して相接続され、また負荷トランジスタTr
6〜Tr9の?ートはトランジスタTr4のドレイン端
に共通接続されている。The drain ends of the transistors Tr4 and Tr5 are phase-connected via a phase compensation coupling capacitor C for lowering the cutoff frequency of the differential amplifier 1, and are connected to a load transistor Tr.
6~Tr9? The gates are commonly connected to the drain ends of the transistors Tr4.
また回路Vth補償回路4において、端子11,12間
には、定市流源用Pチャネル型トランジスタTrlO、
Nチャネル型MOSトランジスタTr11とTr1の並
列回路、飽和領域で動作するNチャネル型負荷MOSト
ランジスタT,13が直列接続されている。Further, in the circuit Vth compensation circuit 4, between the terminals 11 and 12, a P-channel type transistor TrlO for constant current source,
A parallel circuit of N-channel type MOS transistors Tr11 and Tr1 and N-channel type load MOS transistors T and 13 operating in the saturation region are connected in series.
トランジスタTl−10のゲートはトランジスタTr1
のドレイン端に接続され、トランジスタTr11のゲー
トは非反転入力供給端14に接続され、トランジスタT
r12のゲートは反転入力供給端13に接続され、トラ
ンジスタTr11,Tr12のサブストレートは自己の
ソース端に接続され、トランジスタTr13のゲートは
差動アンプ1の出力端に接続されている。The gate of transistor Tl-10 is transistor Tr1
The gate of the transistor Tr11 is connected to the non-inverting input supply terminal 14, and the gate of the transistor Tr11 is connected to the drain terminal of the transistor Tr11.
The gate of r12 is connected to the inverting input supply end 13, the substrates of transistors Tr11 and Tr12 are connected to their own source ends, and the gate of transistor Tr13 is connected to the output end of differential amplifier 1.
リニアアンプ2はこの場合2段増幅構成となっている。In this case, the linear amplifier 2 has a two-stage amplification configuration.
このリニアアンプ2において端子11と出力端0.との
間には、定電流源用Pチャネル型MOSトランジスタT
r14、増幅用Pチャネル型MOSトランジスタTr1
5が直列接続され、端子12と出力端01との間には、
Nチャネル型負荷MOSトランジスタTr17、増幅用
Nチャネル型MOSトランジスタが直列接続されている
。In this linear amplifier 2, terminal 11 and output terminal 0. A P-channel MOS transistor T for constant current source is connected between
r14, P-channel MOS transistor Tr1 for amplification
5 are connected in series, and between the terminal 12 and the output terminal 01,
An N-channel type load MOS transistor Tr17 and an N-channel type MOS transistor for amplification are connected in series.
トランジスタTr14のゲートはトランジスタTr1の
ドレイン端に接続され、トランジスタTr15,Tr1
6のゲートは差動アンプ1の出力端に接続され、トラン
ジスタTr17のゲートはトランジスタTr11,Tr
12のソース端に接続される。The gate of the transistor Tr14 is connected to the drain end of the transistor Tr1, and the gate of the transistor Tr14 is connected to the drain end of the transistor Tr1.
The gate of transistor Tr17 is connected to the output terminal of differential amplifier 1, and the gate of transistor Tr17 is connected to the output terminal of differential amplifier 1.
It is connected to the source end of 12.
また端子11と出力端Orとの間には、定電流源用Pチ
ャネル型MOSトランジスタTrl8%増幅用Pチャネ
ル型MOSトランジスタTr19が直列接続され、端子
12と出力端02との間には、Nチャネル型負荷MOS
トランジスタTr21、増幅用Nチャネル型MOSトラ
ンジスタTr20が直列接続されている。Further, between the terminal 11 and the output terminal Or, a P-channel MOS transistor Tr1 for constant current source and a P-channel MOS transistor Tr19 for 8% amplification are connected in series, and between the terminal 12 and the output terminal 02, an N Channel type load MOS
A transistor Tr21 and an amplifying N-channel type MOS transistor Tr20 are connected in series.
トランジスタTr18のゲートはトランジスタTr14
のゲートと共通接続され、トランジスタTr19,Tr
20のゲートは前段の出力端01に接続され、トランジ
スタTr21のゲートはトランジスタTr17のゲート
と共通接続されている。The gate of the transistor Tr18 is the gate of the transistor Tr14.
are commonly connected to the gates of transistors Tr19 and Tr
The gate of transistor Tr20 is connected to the output terminal 01 of the previous stage, and the gate of transistor Tr21 is commonly connected to the gate of transistor Tr17.
またバツファ回路3において、端子11,12間には、
Pチャネル型MOSトランジスタTr22、Nチャネル
型MOSトランジスタTr23が直列接続され、これら
トランジスタTr22,Tr23のゲートはリニアアン
プの出力端02に接続され、トランジスタTr22、T
r23のドレイン端はオペアンプ出力端15に接続され
ている。Moreover, in the buffer circuit 3, between the terminals 11 and 12,
A P-channel MOS transistor Tr22 and an N-channel MOS transistor Tr23 are connected in series, the gates of these transistors Tr22 and Tr23 are connected to the output terminal 02 of the linear amplifier, and the transistors Tr22 and Tr23 are connected in series.
The drain end of r23 is connected to the operational amplifier output end 15.
なお図において16.17はオフセット調整端子、18
はstro−bing試験端子である。In the figure, 16.17 is the offset adjustment terminal, 18
is a stro-bing test terminal.
しかして差動アンプ1では、差動増幅段での利得を極力
大きくするため、入力段トランジスタTr4,Tr5の
gm(コンダクタンス)を大きく、負荷MOSTr6〜
Tr9のgmを小さく設定している。However, in the differential amplifier 1, in order to maximize the gain in the differential amplification stage, the gm (conductance) of the input stage transistors Tr4 and Tr5 is increased, and the load MOS Tr6 to
The gm of Tr9 is set small.
またトランジスタTr6のドレイン電位をトランジスタ
T,6 Tr9のゲ′一トに印加することにより、CM
RR(同相成分抑圧比)の改善をねらっている。Furthermore, by applying the drain potential of the transistor Tr6 to the gates of the transistors T, 6 and Tr9, the CM
The aim is to improve RR (common mode component suppression ratio).
即ち入力V(+)=V(−)の時、入力電位が上がると
、トランジスタTr4,Tr5がカットオフに近づき、
トランジスタTr6のドレイン電位が低下する。That is, when input V(+)=V(-), when the input potential increases, transistors Tr4 and Tr5 approach cutoff,
The drain potential of transistor Tr6 decreases.
従ってトランジスタTr6〜Tr9もカットオフに近づ
き、トランジスタTr7のドレイン電位(出力電圧V0
1)は極力一定値におさえられる方向にある。Therefore, the transistors Tr6 to Tr9 also approach cutoff, and the drain potential of the transistor Tr7 (output voltage V0
1) tends to be held to a constant value as much as possible.
回路Vth補償回路4では、入力V(+)を基準電圧と
考えると、入力V(+)( =V(−) )の電位が高
くなるに伴ないトランジスタTr7のドレイン電位が低
くなって、リニアアンプ2の入力バイアス電圧V01が
低くなるから、リニアアンプ2の出力01の直流レベル
を低くすることにより、リニアアンプ2を最も利得の高
い領域で動作させることができる。In the circuit Vth compensation circuit 4, if the input V(+) is considered as a reference voltage, as the potential of the input V(+) (=V(-)) increases, the drain potential of the transistor Tr7 decreases, resulting in a linear Since the input bias voltage V01 of the amplifier 2 is lowered, by lowering the DC level of the output 01 of the linear amplifier 2, the linear amplifier 2 can be operated in the highest gain region.
即ち、入力V(+)( =V(−))を高くした場合、
その分だけトランジスタTr13のドレイン電位は高く
なり、従ってトランジスタTr17のオン抵抗が低(g
m大)となって、リニアアンプ21の回路Vthは下が
る。That is, when the input V(+) (=V(-)) is increased,
The drain potential of the transistor Tr13 increases accordingly, and the on-resistance of the transistor Tr17 becomes low (g
m large), and the circuit Vth of the linear amplifier 21 decreases.
この時トランジスタTr4,Tr5がカツトオフに近づ
くので、入力バイアス電圧vo1も低くなっているから
、リニアアンプ21はその入力を最大利得で増幅する。At this time, since the transistors Tr4 and Tr5 approach cut-off, the input bias voltage vo1 is also low, so the linear amplifier 21 amplifies its input with maximum gain.
後段のリニアアンプ22も前段のリニアアンプ21と同
様に制御されているので、アンプ21の出力を最大利得
で増幅する。Since the linear amplifier 22 at the rear stage is also controlled in the same way as the linear amplifier 21 at the front stage, the output of the amplifier 21 is amplified at the maximum gain.
バツファ回路3は出力インピーダンスを下げるために用
いられており、電圧利得は1以上であればよい。The buffer circuit 3 is used to lower the output impedance, and only needs to have a voltage gain of 1 or more.
また負荷MOSトランジスクTr2と直列接続され、飽
和領域で動作するトランジスタTr1は、そのドレイン
とゲートを共通とし一定電位をトランジスタTr3,T
r1o,Tr14,Tr18のゲートに印加することに
より、Pチャネル型トランジスタのVthが変化しても
、その電流を略一定に保てるようにし、Pチャネル型ト
ランジスタのVthのばらつきを吸収している。Further, the transistor Tr1, which is connected in series with the load MOS transistor Tr2 and operates in the saturation region, has a common drain and gate, and a constant potential is applied to the transistors Tr3 and Tr1.
By applying the voltage to the gates of r1o, Tr14, and Tr18, even if the Vth of the P-channel transistor changes, the current can be kept substantially constant, thereby absorbing variations in the Vth of the P-channel transistor.
第3図は第2図の変形例である。FIG. 3 is a modification of FIG. 2.
ここで第2図と異なる点はNチャネル型MOSトランジ
スタTr11,Tr12のチャネル型を変更し、Pチャ
ネル型MOSトランジスタTr11’,Tr12’とし
た点である。Here, the difference from FIG. 2 is that the channel types of N-channel type MOS transistors Tr11 and Tr12 are changed to P-channel type MOS transistors Tr11' and Tr12'.
これに伴ない、リニアアンプ2のトランジスタTr16
,Tr17の配慮と、トランジスタTr20,Tr2、
の配置を入れ替え、各リニアアンプ出力はトランジスタ
T,17,T,21のソース側からとることになる。Along with this, the transistor Tr16 of the linear amplifier 2
, Tr17 and transistors Tr20, Tr2,
The arrangement of the linear amplifiers is changed, and each linear amplifier output is taken from the source side of the transistors T, 17, T, and 21.
この場合の動作は第2図とほとんど同じである。The operation in this case is almost the same as in FIG.
第4図は第2図のリニアアンプ2の変形例を説明するた
めのものである。FIG. 4 is for explaining a modification of the linear amplifier 2 shown in FIG. 2. In FIG.
ここでこの回路の回路vthを調整するには、トランジ
スタTr17のゲート入力V22側が一定で、トランジ
スタTr14のゲート入力V21側を可変としてもよい
し、一定のゲート入力が供給されるトランジスタは省略
してもよい。To adjust the circuit vth of this circuit, the gate input V22 side of the transistor Tr17 may be constant and the gate input V21 side of the transistor Tr14 may be made variable, or the transistor to which a constant gate input is supplied may be omitted. Good too.
またトランジスタTr14とTr15の配置の入れ替え
とか、トランジスタTr16とTr17の配置の入れ替
えを行なってもよい。Further, the arrangement of transistors Tr14 and Tr15 or the arrangement of transistors Tr16 and Tr17 may be interchanged.
このようにしても、同様にリニアアンプ2の利得を増大
化できる。Even in this case, the gain of the linear amplifier 2 can be increased in the same way.
第5図,第6図は前実施例の回路Vth補償回路4の変
形例を説明するためのもので、第5図は第2図、第6図
は第3図の場合に対応している。5 and 6 are for explaining a modification of the circuit Vth compensation circuit 4 of the previous embodiment, and FIG. 5 corresponds to the case of FIG. 2, and FIG. 6 corresponds to the case of FIG. 3. .
この回路は2入力IN1,IN2のうちのいずれか一方
により、自由に回路Vthを変えることができる。This circuit can freely change the circuit Vth using either one of the two inputs IN1 and IN2.
即ち、ここで回路Vthとは、例えば第6図において入
力電圧IN2を基準電圧と考えた場合、入力電圧IN1
が出力電圧out2と等しくなる時のその電圧と云える
から、入力電圧IN2の設定の仕方で、回路Vthを変
更することができる。That is, here, the circuit Vth means, for example, when input voltage IN2 is considered as the reference voltage in FIG.
Since it can be said that this is the voltage when IN becomes equal to the output voltage out2, the circuit Vth can be changed by the way the input voltage IN2 is set.
また第5図の回路は、これを出力out2から見ればソ
ースホロワであり、出力out1から見ればリニアアン
プと見ることができ、また6図の回路は、出力out1
から見ればソースホロワ、出力out2から見ればリニ
アアンプと見ることができる。Also, the circuit in Figure 5 can be seen as a source follower when viewed from the output out2, and a linear amplifier when viewed from the output out1, and the circuit in Figure 6 can be seen as a source follower when viewed from the output out1.
It can be seen as a source follower when viewed from above, and a linear amplifier when viewed from the output out2.
従ってこの回路を、上記ソースホロワ或いはリニアアン
プのみの用途して用いる場合は、負荷トランジスタTr
10,Tr13のうちの一方を省略することができる。Therefore, when this circuit is used only as the source follower or linear amplifier, the load transistor Tr
One of Tr10 and Tr13 can be omitted.
以上説明した如く本発明によれば、最も増幅度の高い点
で動作できるので高利得化されたリニア増幅回路が提供
できるものである。As described above, according to the present invention, a linear amplifier circuit with a high gain can be provided because it can operate at the point with the highest amplification degree.
第1図は本発明の実施例が適用される演算増幅回路を示
すブロック図、第2図、第3図は同回路の詳細図、第4
図は本発明の他の実施例を説明するための回路図、第5
図、第6図は第2図、第3図の一部応用例を示す回路図
である。
T,14,Tr15・・・負荷MOSトランジスタ、T
,15,Tr16・・・駆動用MOSトランジスタ、V
DD,Vss・・・電源、IN・・・入力、out・・
・出力。FIG. 1 is a block diagram showing an operational amplifier circuit to which an embodiment of the present invention is applied, FIGS. 2 and 3 are detailed diagrams of the circuit, and FIG.
Figure 5 is a circuit diagram for explaining another embodiment of the present invention.
6 are circuit diagrams showing a partial application example of FIGS. 2 and 3. T, 14, Tr15...Load MOS transistor, T
, 15, Tr16...drive MOS transistor, V
DD, Vss...power supply, IN...input, out...
·output.
Claims (1)
の第1のMOSトランジスタを設け、他方の電位供給端
と上記出力端との間に第2チャネル型の第2のMOSト
ランジスタを設け、上記第1及び第2のMOSトランジ
スタに共通の入力信号を供給し、上記一方または他方の
電位供給端と上記出力端との間で上記第1または第2の
MOSトランジスタに対して第1チャネル型または第2
チヤネル型の第3のMOSトランジスタを直列介挿し、
この第3のMOSトランジスクのゲートに前記入力信号
の直流レベルに応じて変化する直流成分を含む電圧を供
給することにより、自己の回路閾値電圧を前記入力信号
の直流レベルと一致する方向に変化させる手段を設けて
なることを特徴とするリニア増幅回路。 2 前記他方または一方の電位供給端と前記出力端との
間で前記第2または第1のMOSトランジスクに対して
直列介挿される定電流負荷手段がさらに設けられた特許
請求の範囲第1項に記載のリニア増幅回路。[Claims] 1. A first channel type first MOS transistor is provided between one potential supply end and the output end, and a second channel type first MOS transistor is provided between the other potential supply end and the output end. A second MOS transistor is provided, a common input signal is supplied to the first and second MOS transistors, and the first or second MOS transistor is connected between the one or the other potential supply terminal and the output terminal. The first channel type or the second channel type for the transistor.
A third channel type MOS transistor is inserted in series,
By supplying a voltage containing a DC component that changes according to the DC level of the input signal to the gate of the third MOS transistor, the circuit threshold voltage of the third MOS transistor is changed in a direction that matches the DC level of the input signal. A linear amplification circuit characterized by comprising means. 2. Claim 1 further comprises constant current load means inserted in series with the second or first MOS transistor between the other or one potential supply end and the output end. The linear amplifier circuit described.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52146795A JPS588767B2 (en) | 1977-12-07 | 1977-12-07 | linear amplifier circuit |
US05/965,475 US4267517A (en) | 1977-12-07 | 1978-12-01 | Operational amplifier |
GB7847002A GB2010038B (en) | 1977-12-07 | 1978-12-04 | Operational amplifier |
DE2853019A DE2853019C3 (en) | 1977-12-07 | 1978-12-07 | Stabilized operational amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52146795A JPS588767B2 (en) | 1977-12-07 | 1977-12-07 | linear amplifier circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5479546A JPS5479546A (en) | 1979-06-25 |
JPS588767B2 true JPS588767B2 (en) | 1983-02-17 |
Family
ID=15415701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52146795A Expired JPS588767B2 (en) | 1977-12-07 | 1977-12-07 | linear amplifier circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS588767B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4480230A (en) * | 1983-07-05 | 1984-10-30 | National Semiconductor Corporation | Large swing CMOS power amplifier |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50124562A (en) * | 1974-01-25 | 1975-09-30 | ||
JPS5150553A (en) * | 1974-10-29 | 1976-05-04 | Tokyo Shibaura Electric Co | fet zofukukairo |
US4045747A (en) * | 1976-06-25 | 1977-08-30 | Rca Corporation | Complementary field effect transistor amplifier |
-
1977
- 1977-12-07 JP JP52146795A patent/JPS588767B2/en not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50124562A (en) * | 1974-01-25 | 1975-09-30 | ||
JPS5150553A (en) * | 1974-10-29 | 1976-05-04 | Tokyo Shibaura Electric Co | fet zofukukairo |
US4045747A (en) * | 1976-06-25 | 1977-08-30 | Rca Corporation | Complementary field effect transistor amplifier |
Also Published As
Publication number | Publication date |
---|---|
JPS5479546A (en) | 1979-06-25 |
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