JPS5824041B2 - operational amplifier circuit - Google Patents
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Description
【発明の詳細な説明】
本発明はMOS型トランジスタで構成した演算増幅回路
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an operational amplifier circuit composed of MOS type transistors.
従来の演算増幅回路(オペアンプ)としては、バイポー
ラ型トランジスタで形成したバイポーラ型オペアンプ、
バイポーラとMOSの混合型のもの等があるが、全MO
S型のオペアンプは未だ市販されていない。Conventional operational amplifier circuits (opamps) include bipolar operational amplifiers formed using bipolar transistors,
There are mixed types of bipolar and MOS, but all MO
S-type operational amplifiers are not yet commercially available.
全MOS型のオペアンプとした場合には、次のような利
点が具備される。When an all-MOS type operational amplifier is used, the following advantages are provided.
(イ)バイポーラ型の場合、トランジスタのVBE(ベ
ース、エミッタ間電圧)及びhFE (電流増幅率)
は温度依存性が犬で、その上電流の温度係数が正である
ため、熱暴走しやすいが、MOSトランジスタは電流の
温度係数が零になる領域があり、たとえその領域から外
れたとしても、飽和領域で動作する限り電流の温度係数
が負であるため、熱暴走することはない。(a) In the case of bipolar type, transistor VBE (base-emitter voltage) and hFE (current amplification factor)
The temperature dependence of MOS transistors is small, and the temperature coefficient of current is positive, so thermal runaway is likely to occur. However, MOS transistors have a region where the temperature coefficient of current is zero, and even if the transistor deviates from that region, As long as the device operates in the saturation region, thermal runaway will not occur because the temperature coefficient of current is negative.
(ロ)バイポーラ型の場合、成る程度大きな入力バイア
スミ流が必要であるが、MO8+−ランリスタの場合、
絶縁ゲート型で入力インピーダンスが非常に高いため、
人力バイアス電流はPA(ピコアンペア)オーダの非常
に小さい値で済む。(b) In the case of bipolar type, a reasonably large input bias current is required, but in the case of MO8 + - run lister,
Since it is an insulated gate type and has a very high input impedance,
The manual bias current can be a very small value on the order of PA (picoamperes).
(/υ バイポーラ型に比較して、MOSトランジスタ
は集積回路化しやすく、小さなチップ面積でオペアンプ
を構成することができる。(/υ Compared to bipolar type transistors, MOS transistors are easier to integrate into integrated circuits, and operational amplifiers can be constructed with a small chip area.
一方、MOSトランジスタを用いた場合の欠点としては
、そのVth <閾値電圧)が製造の段階でばらつく
ため、入力オフセット電圧が大きくなりがちであること
があげられる。On the other hand, a drawback of using a MOS transistor is that the input offset voltage tends to increase because its Vth <threshold voltage) varies during the manufacturing stage.
一般に差動増幅回路(差動アンプ)の入力と出力の関係
は次式で表わされる。Generally, the relationship between the input and output of a differential amplifier circuit (differential amplifier) is expressed by the following equation.
VOI = K (V(−)3−V(−3) +VBこ
こでV。VOI = K (V(-)3-V(-3) +VB where V.
1は差動アンプの出力電圧、Kは差動アンプの利得、V
(+)は非反転入力電圧、VHは反転入力電圧、vBは
V±)−VC−’)の時の差動アンプの出力電圧であり
、この電圧vBは電源電圧に応じて定まってくる。1 is the output voltage of the differential amplifier, K is the gain of the differential amplifier, V
(+) is the non-inverting input voltage, VH is the inverting input voltage, and vB is the output voltage of the differential amplifier at V±)-VC-'), and this voltage vB is determined depending on the power supply voltage.
即ち理想的な差動アンプにおいては、■(±−■(→の
時、出力電圧V。That is, in an ideal differential amplifier, when ■(±-■(→), the output voltage V.
1は一定値VBに定まっているはずである。1 should be fixed at a constant value VB.
ところがV(イ)−V(→がどのようなレベルをとるか
により、例えば2ボルトである場合と3ボルトである場
合とでは、Vo10レベルが異なってくるのが通常であ
る。However, depending on the level of V(a)-V(→, the Vo10 level usually differs between, for example, 2 volts and 3 volts.
即ち入力V(ホ)を基準電圧として一定と考えた場合、
差動アンプは入力VHに対するリニア増幅回路(リニア
アンプ)と考えられるが、V(+)の設定によりV。In other words, when input V (e) is considered constant as a reference voltage,
A differential amplifier can be thought of as a linear amplifier circuit (linear amplifier) for input VH, but depending on the setting of V (+).
1電位が変化するため、結局V(ホ)によって差動アン
プの回路閾値電圧(回路Vth)が変化すると云える。Since one potential changes, it can be said that the circuit threshold voltage (circuit Vth) of the differential amplifier changes depending on V (e).
ここで差動アンプの回路Vth とは、V(+)=V
(→の時の出力電圧Vo1と考えてよく、この■。Here, the differential amplifier circuit Vth is V(+)=V
(This ■ can be thought of as the output voltage Vo1 when →.
1は次段のリニアアンプの人出力特性の高利得増幅可能
領域の中心に(ることか好ましい。1 is preferably located in the center of the high gain amplification possible region of the human output characteristic of the next stage linear amplifier.
差動アンプの回路vth がi化した場合、次段のリニ
アアンプの回路Vth が常に一定であるとすると、V
(+3の設定いかんによってV。When the differential amplifier circuit Vth becomes i, assuming that the next stage linear amplifier circuit Vth is always constant, V
(V depends on the setting of +3.
]の直流レベルがリニアアンプの回路Vth に一致
せず、volの微少な変化をとらえることができない領
域でV。] in the region where the DC level does not match the linear amplifier circuit Vth and minute changes in vol cannot be detected.
1が入力されるため、実効的にオペアンプの電圧利得が
低下してしまうことになる。Since 1 is input, the voltage gain of the operational amplifier is effectively reduced.
ここで次段のリニアアンプの回路Vth とは、リニ
アアンプ回路の入力端子VINと出力電圧V。Here, the circuit Vth of the next stage linear amplifier is the input terminal VIN and output voltage V of the linear amplifier circuit.
utがvIN−■。utの時の該電圧VINまたはV。ut is vIN-■. The voltage VIN or V when ut.
utと考えることができ、ここで利得大となる。It can be considered as ut, and the gain is large here.
従ってオペアンプのダイナミックレンジ(動作入力電圧
範囲)を広げるためには、差動アンプの出力直流レベル
とリニアアンプの回路Vth と極力近づけるように
することが必要である。Therefore, in order to widen the dynamic range (operating input voltage range) of the operational amplifier, it is necessary to make the output DC level of the differential amplifier as close as possible to the circuit Vth of the linear amplifier.
本発明は上記事情に鑑みてなされたもので、差動アンプ
の出力直流レベルに対し次段リニアアンプの回路Vth
が追従する構成とすることにより、前記従来の問題点
を改善し得る演算増幅回路を提供しようとするものであ
る。The present invention was made in view of the above circumstances, and the circuit Vth of the next stage linear amplifier is
The present invention aims to provide an operational amplifier circuit that can improve the above-mentioned conventional problems by adopting a configuration in which the following effects occur.
以下図面を参照して本発明の詳細な説明する。The present invention will be described in detail below with reference to the drawings.
第1図はオペアンプの構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of an operational amplifier.
図において1は反転入力V(→、非反転入力V(+)を
入力とする差動アンプであり、リニアアンプ2は差動ア
ンプ1の出力を増幅し、バッファ回路3はリニアアンプ
出力V。In the figure, 1 is a differential amplifier whose inputs are an inverting input V (→ and a non-inverting input V(+)), a linear amplifier 2 amplifies the output of the differential amplifier 1, and a buffer circuit 3 amplifies the linear amplifier output V.
2をV。3として回路外へ導出する。2 to V. 3 and lead out of the circuit.
リニアアンプ2の回路Vth補償回路4は、差動アンプ
1の入力VH、V(イ)を入力とするリニアアンプとし
て動作し、その出力V。The circuit Vth compensation circuit 4 of the linear amplifier 2 operates as a linear amplifier that receives the inputs VH and V (A) of the differential amplifier 1, and outputs Vth.
でリニアアンプ2の回路Vth を調整し、■((1)
。Adjust the circuit Vth of linear amplifier 2 with (1)
.
■(→の設定いかんを問わず一定電圧利得でオペアンプ
を動作させる。■(The operational amplifier operates with a constant voltage gain regardless of the setting of →.
第2図は第1図の回路の具体例である。FIG. 2 is a specific example of the circuit shown in FIG.
なお本回路は集積回路で同一半導体基体に形成されたも
のであり、使用MOSトランジスタは全てアンプ・ンス
メント型である。Note that this circuit is an integrated circuit formed on the same semiconductor substrate, and all MOS transistors used are amplifier type.
即ち差動アング部1において、VDD電位供給端1−1
とVSS電位供給端12との間に、飽和領域で動作する
Pチャネル型MOSトランリスタTr1、Nチャネル型
負荷MOSトランリスタTr2を直列接続し、トランジ
スタTr2 のゲートをVDD電位供給端11に接続し
、トランジスタTr、 のゲートを自己のドレイン端
に接続してここから一定電圧を得ている。That is, in the differential angle section 1, the VDD potential supply end 1-1
A P-channel MOS transistor Tr1 that operates in the saturation region and an N-channel load MOS transistor Tr2 are connected in series between the transistor Tr2 and the VSS potential supply terminal 12, and the gate of the transistor Tr2 is connected to the VDD potential supply terminal 11. The gate of Tr is connected to its own drain end and a constant voltage is obtained from there.
また端子11,12間には、定電流源用のPチャネル型
MOSトランリスタTr3、Pチャネル型の入力段トラ
ンジスタTr4、Nチャネル型の負荷MOSトランジス
タTr6.Tr8 が直列接続され、また上記トランジ
スタTr3 のドレイン端と端子12との間には、P
チャネル型の人力段トランジスタTr5、Nチャネル型
の負荷MOSトランジスタTr7.Trg が直列接続
されている。Further, between the terminals 11 and 12, a P-channel type MOS transistor Tr3 for a constant current source, a P-channel type input stage transistor Tr4, an N-channel type load MOS transistor Tr6. Tr8 are connected in series, and between the drain end of the transistor Tr3 and the terminal 12, there is a P
Channel type human power stage transistor Tr5, N channel type load MOS transistor Tr7. Trg are connected in series.
トランジスタTr3 のケートはトランジスタTr、
のドレイン端に接続され、トランジスタTr4 の
ゲートは反転入力V((へ)の供給端13、トランジス
タTr5 のゲートは非反転入力V(+、の供給端1
4に接続される。The gate of transistor Tr3 is transistor Tr,
The gate of the transistor Tr4 is connected to the supply terminal 13 of the inverting input V(()), and the gate of the transistor Tr5 is connected to the supply terminal 1 of the non-inverting input V(+).
Connected to 4.
トランジスタTr4 t Tr、のドレイン端は、差動
アンプ1のカットオフ周波数を下げるための位相補償用
結合容量Cを介して相接続され、また負荷トランジスタ
Tr6〜Trg のゲートはトランジスタTr4 のド
レイン端に共通接続されている。The drain ends of the transistors Tr4 and Tr are connected to each other through a phase compensation coupling capacitor C for lowering the cutoff frequency of the differential amplifier 1, and the gates of the load transistors Tr6 to Trg are connected to the drain ends of the transistor Tr4. Commonly connected.
また回路Vth補償回路4において、端子11:12間
には、定電流源用Pチャネル型トランジスタTr、o、
Nチャネル型MO8)ランリスタTr1.とTr、
20廉列回路、飽和領域で動作するNチャネル型負荷M
OSトランリスタTr13が直列接続されている。Further, in the circuit Vth compensation circuit 4, between the terminals 11 and 12, P-channel transistors Tr, o,
N-channel type MO8) Run lister Tr1. and Tr,
20 low-voltage circuit, N-channel type load M operating in saturation region
OS transistors Tr13 are connected in series.
トランジスタTrlOのケートはトランジスタTr、
のドレイン端に接続され、トランジスタTrl+のゲ
ートは非反転入力供給端14に接続され、トランジスタ
Tr12のゲートは反転入力供給端13に接続され、ト
ランジスタTrll ) Tr12 のす7”スl−L
’ −) ハ自己ノソース端に接続され、トランジスタ
Tr13のゲートは差動アンプ1の出力端に接続されて
いる。The gate of the transistor TrlO is the transistor Tr,
The gate of the transistor Trl+ is connected to the non-inverting input supply terminal 14, the gate of the transistor Tr12 is connected to the inverting input supply terminal 13, and the transistor Tr1+ is connected to the drain terminal of the transistor Tr12.
'-) is connected to the source terminal of the transistor Tr13, and the gate of the transistor Tr13 is connected to the output terminal of the differential amplifier 1.
リニアアンプ2はこの場合2段増幅構成となっている。In this case, the linear amplifier 2 has a two-stage amplification configuration.
このリニアアンプ2において端子11と出力端01
との間には、定電流源用Pチャネル型MOSトランジス
タTr14、増幅用Pチャネル型MO8)ランリスタT
r15が直列接続され、端子12と出力端0□ との間
には、Nチャネル型負荷MOSトランリスタTr1□、
増幅用Nチャネル型MOSトランジスタが直列接続され
ている。In this linear amplifier 2, terminal 11 and output terminal 01
A P-channel MOS transistor Tr14 for constant current source, a P-channel MOS transistor Tr14 for amplification, and a run lister T
r15 are connected in series, and between the terminal 12 and the output terminal 0□, an N-channel type load MOS transistor Tr1□,
N-channel type MOS transistors for amplification are connected in series.
トランジスタTrHのゲートはトランジスタTr、
のドレイン端に接続され、トランジスタTr15 。The gate of the transistor TrH is the transistor Tr,
The transistor Tr15 is connected to the drain end of the transistor Tr15.
Tr16のゲートは差動アンプ1の出力端に接続され、
トランジスタTr1□のゲートはトランジスタTr1.
、 ’l’r1゜のノース端に接続される。The gate of Tr16 is connected to the output terminal of differential amplifier 1,
The gate of transistor Tr1□ is connected to transistor Tr1.
, is connected to the north end of 'l'r1°.
また端子11と出力端02 との間には、定電流源用
Pチャネル型MO8I−ランジスタTrB3、増幅用P
チャネル型MOSトランジスタTr1gが直列接続され
、端子12と出力端02 との間には、Nチャネル型
負荷MO8)ランリスタTr2□、増幅用Nチャネル型
MO8)ランリスタTr2oが直列接続されている。Moreover, between the terminal 11 and the output terminal 02, there is a P-channel type MO8I-transistor TrB3 for a constant current source, and a P channel type transistor for amplification.
A channel type MOS transistor Tr1g is connected in series, and an N-channel type load MO8) run lister Tr2□ and an amplifying N-channel type MO8) run lister Tr2o are connected in series between the terminal 12 and the output terminal 02.
トランジスタTr18のゲートはトランプえりTr、4
のゲートと共通接続され、トランジスタTr1.j T
r20のゲートは前段の出力端o1に接続され、トラン
ジスタTr2□のゲートはトランジスタTr、□のゲー
トと共通接続されている。The gate of the transistor Tr18 is a Trumpet collar Tr,4
are commonly connected to the gates of transistors Tr1. j T
The gate of r20 is connected to the output terminal o1 of the preceding stage, and the gate of transistor Tr2□ is commonly connected to the gates of transistors Tr and □.
またバッファ回路3において、端子11,12間には、
Pチャネル型MoSトランリスタTr22、Nチャネル
型MO8)ランリスタTr23が直列接続され、これら
トランジスタTr22 ) Tr23 のゲートはリニ
アアンプの出力端o2 に接続され、トランジスタTr
2□j Tr23 のドレイン端はオペア;ンプ出力端
15に接続されている。Moreover, in the buffer circuit 3, between the terminals 11 and 12,
A P-channel MoS transistor Tr22 and an N-channel MOS run transistor Tr23 are connected in series, and the gates of these transistors Tr22 and Tr23 are connected to the output terminal o2 of the linear amplifier, and the transistor Tr23 is connected to the output terminal o2 of the linear amplifier.
The drain end of 2□j Tr23 is connected to the operational amplifier output end 15.
なお図において16,17はオフセット調整端子、18
はS trob ing端子端子テア
上かして差動アンプ1では、差動増幅段での利得を極力
大きくするため、入力段トランジスタTr4.Tr5の
gm(コンダクタンス)を大きく、負荷MO8Tr6〜
Trgのgmを小さく設定している。In the figure, 16 and 17 are offset adjustment terminals, and 18
In the differential amplifier 1, in order to maximize the gain in the differential amplification stage, the input stage transistors Tr4. Increase gm (conductance) of Tr5, load MO8Tr6~
The gm of Trg is set small.
またトランジスタTr6 0ドレイン電位をトランジス
タTr6〜Trgのゲートに印加することにより、CI
VIRR(同相成分抑圧比)の改善をねらっている。Also, by applying the drain potential of transistor Tr60 to the gates of transistors Tr6 to Trg, CI
The aim is to improve VIRR (common-mode component suppression ratio).
即ち入力V(1)−V(ハ)の時、入力電位が上がると
、トランジスタTr4 、 Tr5がカットオフに近づ
き、トランジスタTr6 のドレイン電位が低下する
。That is, when the input voltage is V(1)-V(c), when the input potential increases, the transistors Tr4 and Tr5 approach cutoff, and the drain potential of the transistor Tr6 decreases.
従ってトランジスタTr6〜Trg もカットオフに
近づき、トランジスタTr7 のドレイン電位(出力
電圧V。Therefore, the transistors Tr6 to Trg also approach cutoff, and the drain potential (output voltage V) of the transistor Tr7.
1)は極力一定値におさえられる方向にある。1) tends to be held to a constant value as much as possible.
回路Vth補償回路4では、入力V(+)を基準電圧と
考えると、人力V(ホ)(−V(→)の電位が高くなる
に伴ないトランジスタTr7 のドレイン電位カ低く
なって、リニアアンプ20入力バイアス電圧V。In the circuit Vth compensation circuit 4, if the input V(+) is considered as a reference voltage, as the potential of the human input V(e)(-V(→) increases, the drain potential of the transistor Tr7 decreases, and the linear amplifier 20 input bias voltage V.
1が低くなるから、リニアアンプ2の出力01 の直流
レベルを低くすることにより、リニアアンプ2を最も利
得の高い領域で動作させることができる。1 becomes low, by lowering the DC level of the output 01 of the linear amplifier 2, the linear amplifier 2 can be operated in the highest gain region.
即ち、入力V(ト)(=V(へ))を高くした場合、そ
の分だけトランジスタTr13のドレイン電位は高くな
り、従ってトランジスタTr170オン抵抗が低(gm
大)となって、リニアアンプ21 の回路Vth は
下がる。That is, when the input V(g) (=V(f)) is increased, the drain potential of the transistor Tr13 becomes higher by that amount, and therefore the on-resistance of the transistor Tr170 becomes lower (gm
(large), and the circuit Vth of the linear amplifier 21 decreases.
この時トランジスタTr4. Tr5がカットオフに近
づくので、入力バイアス電圧V。At this time, transistor Tr4. As Tr5 approaches cutoff, the input bias voltage V.
1も低くなっているから、リニアアンプ2、はその入力
を最大利得で増幅する。1 is also low, so linear amplifier 2 amplifies its input with maximum gain.
後段のリニアアンプ22 も前段のリニアアンプ2、
と同様に制御されているので、アンプ2□ の出力を最
大利得で増幅する。The linear amplifier 22 at the rear stage is also the linear amplifier 2 at the front stage,
Since it is controlled in the same way as , the output of amplifier 2□ is amplified with maximum gain.
バッファ回路3は出力インピーダンスを下げるために用
いられており、電圧利得は1以上であればよい。The buffer circuit 3 is used to lower the output impedance, and only needs to have a voltage gain of 1 or more.
また負荷MOSトランジスタTr2 と直列接続され、
飽和領域で動作するトランジスタTr、 は、そのド
レインとゲートを共通とし一定電位をトランジスタTr
35 Trio 2 Tr14 j Tr18 のゲー
トに印加することにより、Pチャネル型トランジスタの
Vth が変化しても、その電流な略一定に保てるよ
うにし、Pチャネル型トランジスタのVthのばらつき
を吸収している。It is also connected in series with the load MOS transistor Tr2,
The transistor Tr, which operates in the saturation region, has its drain and gate in common and a constant potential is applied to the transistor Tr.
By applying the current to the gate of 35 Trio 2 Tr14 j Tr18 , even if the Vth of the P-channel transistor changes, the current can be kept substantially constant, thereby absorbing variations in the Vth of the P-channel transistor.
第3図は第2図の変形例である。FIG. 3 is a modification of FIG. 2.
ここで第2図と異なる点はNチャネル型MOSトランリ
スタTr11.Tr1□のチャネル型を変更し、Pチャ
ネル型MOSトランリスタTr′1□、Tr’1□ と
した点である。Here, the difference from FIG. 2 is that the N-channel MOS transistor Tr11. The difference is that the channel type of Tr1□ is changed to P-channel type MOS transistors Tr'1□ and Tr'1□.
これに伴ない、リニアアンプ2のトランジスタTr16
、 Tr1□ の配置と、トランジスタTr2(17
Tr2. の配置を入れ替え、各リニアアンプ出力は
トランジスタTr1□+Tr21 のソース側からと
ることになる。Along with this, the transistor Tr16 of the linear amplifier 2
, Tr1□ and transistor Tr2 (17
Tr2. The arrangement of the linear amplifiers is changed, and each linear amplifier output is taken from the source side of the transistors Tr1□+Tr21.
この場合の動作は、第2図とほとんど同じである。The operation in this case is almost the same as in FIG.
第4図は第2図のリニアアンプ2の変形例を説明するた
めのものである。FIG. 4 is for explaining a modification of the linear amplifier 2 shown in FIG. 2. In FIG.
ここでこの回路の回路Vth を調整するには、トラ
ンジスタTr1□のゲート入力Vg□ 側が一定で、ト
ランジスタ’I”r14のゲート人力V8、側を可変と
してもよいし、一定のゲート人力が供給されるトランジ
スタは省略してもよい。Here, in order to adjust the circuit Vth of this circuit, the gate input Vg□ side of the transistor Tr1□ may be constant, and the gate input power V8 side of the transistor 'I''r14 may be made variable, or a constant gate power is supplied. The transistor may be omitted.
またトランジスタTr+4とTr15 の配置の入れ替
えとか、トランジスタTr16とTr1□の配置の入れ
替えを行なってもよい。Further, the arrangement of transistors Tr+4 and Tr15 may be exchanged, or the arrangement of transistors Tr16 and Tr1□ may be exchanged.
このようにしても、同様にリニアアンプ2の利得を増大
化できる。Even in this case, the gain of the linear amplifier 2 can be increased in the same way.
第5図、第6図は前実施例の回路Vth 補償回路4
の変形例を説明するためのもので、第5図は第2図、第
6図は第3図の場合に対応している。5 and 6 show the circuit Vth compensation circuit 4 of the previous embodiment.
5 corresponds to the case of FIG. 2, and FIG. 6 corresponds to the case of FIG. 3.
この回路は2人力IN1.IN2のうちのいずれか一方
により、自由に回路Vth を変えることができる。This circuit is a two-person IN1. The circuit Vth can be freely changed using either one of IN2.
即ち、ここで回路Vth とは、例えば第6図におい
て入力電圧IN2を基準電圧と考えた場合、入力電圧I
N1が出力電圧0UT2と等しくなる時のその電圧と云
えるから、入力電圧IN2の設定の仕方で、回路Vth
を変更することができる。That is, here, the circuit Vth means, for example, when input voltage IN2 is considered as the reference voltage in FIG.
It can be said that this is the voltage when N1 is equal to the output voltage 0UT2, so depending on how the input voltage IN2 is set, the circuit Vth
can be changed.
また第5図の回路は、これを出力0UT2から見ればソ
ースホロワであり、出力0UTIがら見ればリニアアン
プと見ることができ、また第6図の回路は、出力OUT
’lから見ればソースホロワ、出力0UT2から見れば
リニアアンプと見ることができる。Also, the circuit in Figure 5 can be seen as a source follower when viewed from the output 0UT2, and a linear amplifier when viewed from the output 0UTI.
When viewed from 'l, it can be seen as a source follower, and when viewed from output 0UT2, it can be seen as a linear amplifier.
従ってこの回路を、上記ソースホロワ或いはリニアアン
プのみの用途して用いる場合は、負荷トランジスタTr
1o、Tr13 のうちの一方を省略することができる
。Therefore, when this circuit is used only as the source follower or linear amplifier, the load transistor Tr
One of Tr1o and Tr13 can be omitted.
以上説明した如く本発明によれば、差動アンプの各入力
端子に応じてリニアアンプの回路Vthを差動アンプの
出力直流レベルに追従させるようにしたから、入力電圧
のダイナミックレンジを広げ得る演算増幅回路が提供で
きるものである。As explained above, according to the present invention, since the circuit Vth of the linear amplifier is made to follow the output DC level of the differential amplifier according to each input terminal of the differential amplifier, calculations that can widen the dynamic range of the input voltage This can be provided by an amplifier circuit.
第1図は本発明の一実施例を示すブロック構成図、第2
図、第3図は同構成の具体的回路図、第4図ないし第6
図は本発明の応用例を示す回路図である。
1・・・・・・差動アンプ、2・・・・・・リニアアン
プ、3・・・・・・回路Vth 補償回路。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG.
Figure 3 is a specific circuit diagram of the same configuration, Figures 4 to 6 are
The figure is a circuit diagram showing an application example of the present invention. 1...Differential amplifier, 2...Linear amplifier, 3...Circuit Vth compensation circuit.
Claims (1)
しきい値補償回路及びリニヤ増幅回路を並列接続して構
成され、上記差動増幅回路は第1の入力信号を受ける第
1のMOS)ランリスタ、第2の入力信号を受ける第2
のMOS)ランリスタ、これら各MOSトランジスタの
ンースー第1の電源間に接続された電流源、上記各MO
Sトランジスタのドレイン−第2の電源間に接続された
負荷回路を有し、上記しきい値補償回路は第1の入力信
号を受ける第3のMOS)ランリスタ、第2の入力信号
を受ける第4のMOS)ランリスタ、これら第3・第4
のMOS)ランリスタのドレイン−第]の電源間に接続
された電流源、上記第3・第4のMOS)ランリスタの
ソース−第2の電源間に接続され上記第1のMOSトラ
ンジスタの出力信号を受ける第5のMOSトランジスタ
を有し、上記リニヤ増幅回路は上記第2のMOSトラン
ジスタの出力信号を受は互いに導電チャンネル形が異な
る第1及び第2の駆動用MO8)ランリスタ、この第1
の駆動用MO8)ランリスタのソース−第1の電源間に
接続された電流源、上記第2の駆動用MO8)ランリス
タのソース−第2の電源間に接続され上記第5のMOS
トランジスタのドレイン信号を入力とする第6のMOS
トランジスタ、上記第1及び第2駆動用MOSトランジ
スタ相互のドレイン接続出力点を有してなることを特徴
とする演算増幅回路。1 A differential amplifier circuit between the first power supply and the second power supply,
The differential amplifier circuit is configured by connecting a threshold compensation circuit and a linear amplifier circuit in parallel, and the differential amplifier circuit includes a first MOS run lister that receives a first input signal, a second MOS that receives a second input signal, and a second MOS that receives a second input signal.
MOS) run lister, a current source connected between the first power supply of each of these MOS transistors, and a current source connected between the first power supply of each of these MOS transistors;
The threshold compensation circuit includes a load circuit connected between the drain of the S transistor and a second power supply, and the threshold compensation circuit includes a third MOS (Run Lister) that receives the first input signal, and a fourth MOS (MOS) that receives the second input signal. MOS) run lister, these third and fourth
A current source connected between the drain of the MOS) run lister and the second power supply, and a current source connected between the source of the run lister and the second power supply of the third and fourth MOS The linear amplifier circuit has a fifth MOS transistor that receives the output signal of the second MOS transistor, and the linear amplifier circuit receives the output signal of the second MOS transistor.
8) the current source connected between the source of the run lister and the first power supply; the second drive MO8) the fifth MOS connected between the source of the run lister and the second power supply;
A sixth MOS that receives the drain signal of the transistor as input.
An operational amplifier circuit comprising a transistor and an output point where the drains of the first and second driving MOS transistors are connected to each other.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52146794A JPS5824041B2 (en) | 1977-12-07 | 1977-12-07 | operational amplifier circuit |
US05/965,475 US4267517A (en) | 1977-12-07 | 1978-12-01 | Operational amplifier |
GB7847002A GB2010038B (en) | 1977-12-07 | 1978-12-04 | Operational amplifier |
DE2853019A DE2853019C3 (en) | 1977-12-07 | 1978-12-07 | Stabilized operational amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52146794A JPS5824041B2 (en) | 1977-12-07 | 1977-12-07 | operational amplifier circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5479545A JPS5479545A (en) | 1979-06-25 |
JPS5824041B2 true JPS5824041B2 (en) | 1983-05-19 |
Family
ID=15415678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52146794A Expired JPS5824041B2 (en) | 1977-12-07 | 1977-12-07 | operational amplifier circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5824041B2 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5012456A (en) * | 1973-06-06 | 1975-02-08 | ||
JPS5150553A (en) * | 1974-10-29 | 1976-05-04 | Tokyo Shibaura Electric Co | fet zofukukairo |
US4045747A (en) * | 1976-06-25 | 1977-08-30 | Rca Corporation | Complementary field effect transistor amplifier |
JPS52129355A (en) * | 1976-04-23 | 1977-10-29 | Seiko Epson Corp | Amplifier |
-
1977
- 1977-12-07 JP JP52146794A patent/JPS5824041B2/en not_active Expired
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Also Published As
Publication number | Publication date |
---|---|
JPS5479545A (en) | 1979-06-25 |
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