JPS5877233A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
- Publication number
- JPS5877233A JPS5877233A JP56175667A JP17566781A JPS5877233A JP S5877233 A JPS5877233 A JP S5877233A JP 56175667 A JP56175667 A JP 56175667A JP 17566781 A JP17566781 A JP 17566781A JP S5877233 A JPS5877233 A JP S5877233A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- resist film
- pattern window
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ａ半導体素子に於ける電極形成で一般的に用すら
れている金属蒸盾膜のリフトオフ方法の改良に関するも
のでるる。
れている金属蒸盾膜のリフトオフ方法の改良に関するも
のでるる。
従来のリフトオフ方法の１例を工程に従う萌面図により
示す。まず第１図（ａ）に示す半導体基板１上に第１図
（ム）に示すように周知のＣ，Ｖ、Ｄ、等の手段により
例えｒ！、５ｉｏＨのような酸化膜２を被着し、続いて
第１図（Ｃ）に示すように７オトレジス［３ｔ−塗布し
、元接触露光法により所望するパターンを線光し、現像
する。続いて第１図（ｄ＞に示すように形成したフォト
レジスト膜３パターン忙マスクとし、下地の酸化膜２ｔ
エツチングにより除去する。この酸化膜は基板弐面の保
護とリフトオフ用の段差を増す目的で破着される。続い
て第１１＆（ｅ）に示すように酸化膜２上にフォトレジ
スト膜３倉残したまま蒸着法により金属条１−膜４を被
層する。次に、フォトレジスト膜３及び酸化膜２の段差
を利用し、リフトオフ洗上用いて、ｍ１図（ｆ）に示す
ように、所望の金Ｉ１４部分だけを残して電ｍｌ形成す
る。この工程ではフォトレジスト暎３會マスクとして下
地の酸化膜２ヶエッチングし、ジャストエツチング全行
なつ７ｔｊ１Ｍ合でも酸化膜２のサイドエツチングのた
め、フォトレジスト窓の周回部Ｖζオーバハング部分３
′ができる。このためリフトオフ法により電極を形成す
ると、酸化＃２と電極４との間にすき間１２ができる。
示す。まず第１図（ａ）に示す半導体基板１上に第１図
（ム）に示すように周知のＣ，Ｖ、Ｄ、等の手段により
例えｒ！、５ｉｏＨのような酸化膜２を被着し、続いて
第１図（Ｃ）に示すように７オトレジス［３ｔ−塗布し
、元接触露光法により所望するパターンを線光し、現像
する。続いて第１図（ｄ＞に示すように形成したフォト
レジスト膜３パターン忙マスクとし、下地の酸化膜２ｔ
エツチングにより除去する。この酸化膜は基板弐面の保
護とリフトオフ用の段差を増す目的で破着される。続い
て第１１＆（ｅ）に示すように酸化膜２上にフォトレジ
スト膜３倉残したまま蒸着法により金属条１−膜４を被
層する。次に、フォトレジスト膜３及び酸化膜２の段差
を利用し、リフトオフ洗上用いて、ｍ１図（ｆ）に示す
ように、所望の金Ｉ１４部分だけを残して電ｍｌ形成す
る。この工程ではフォトレジスト暎３會マスクとして下
地の酸化膜２ヶエッチングし、ジャストエツチング全行
なつ７ｔｊ１Ｍ合でも酸化膜２のサイドエツチングのた
め、フォトレジスト窓の周回部Ｖζオーバハング部分３
′ができる。このためリフトオフ法により電極を形成す
ると、酸化＃２と電極４との間にすき間１２ができる。
このす１！間１２によシ完全なプレーナー構造の半導体
素子を形成することができない。マ友、半導体基板１面
が感出し、磁極４上部にＡｕｔ−被層した場合にＶユ、
この部分１２からＡｕが半導体基板ｌ内に拡散しく半導
体素子の特性を劣化させるというような欠点がるる。ま
た、このオーバーハング３′を、従来のフォトエツチン
グプロセスで取ろうとすると、別の太き目のマスク七使
用して、再度、露光を行なう必要がある。この場合には
高梢Ｋ（〜０．１μｍ）の位置合せが必要となり、現状
ではかなり−しい問題である。
素子を形成することができない。マ友、半導体基板１面
が感出し、磁極４上部にＡｕｔ−被層した場合にＶユ、
この部分１２からＡｕが半導体基板ｌ内に拡散しく半導
体素子の特性を劣化させるというような欠点がるる。ま
た、このオーバーハング３′を、従来のフォトエツチン
グプロセスで取ろうとすると、別の太き目のマスク七使
用して、再度、露光を行なう必要がある。この場合には
高梢Ｋ（〜０．１μｍ）の位置合せが必要となり、現状
ではかなり−しい問題である。
本発明の目的は上記の７オトレジスｌのオーバーハング
部分を再菫現像することにより除去することで半導体素
子のプレーナー止金容易にし、金属が半導体基板内部へ
拡散することがなく半導体素子の特性に形番を与えない
電極ｔｕｂ成することにある。
部分を再菫現像することにより除去することで半導体素
子のプレーナー止金容易にし、金属が半導体基板内部へ
拡散することがなく半導体素子の特性に形番を与えない
電極ｔｕｂ成することにある。
本発明に２いてｔｌ、 ７オトレジスト膜を現１ＪＪＩ
ｔ、、酸化ｔ＆ｔエツチング後、再度露光を行なわす再
度現像するだけで、上記の目的を達成する。元接触露元
法でパターン’ｅＩｇ１元する場合の元分布ｔ４２図に
示す。元５はマスフッ上部から入るがフォトレジスト３
の感光部分ｄは元５０回折にょす多少広がっている。正
規の現像の場合には、フォトレジストのマスク開口部７
′の直下のみ現像できるような粂件で％露光する。しか
し、この回折光のため、マスク開口の周囲６′において
も多少露光されている。従ってこの部分は再現象するこ
とによって除去することができる。この再現像を利用し
たリフトオフ法により′成極を形成する工程を第３図に
示す。まず第３図（ａ）に示すように半導体基板１上に
酸化ｍ２に一被潰し、フォトエツチングにより所望のパ
ターン窓ｔ−Ｓける。酸化膜２のサイドエツチングのた
めに７オトレジスト換３のパターン窓の周囲にはオーバ
ーハング部分３′がテキる。続いて第３図（ｂ）に示す
ようにフォトレジスジ膜３ｔ−再度現像するによりフォ
トレジスト膜３のオーバーハング部分３”ｋｊｌ）ｍ＜
。続いて酸化膜２上にフォトレジスト３を残したまま蒸
着法により金ｇ４ｔ−被着し、リフトオフ法を用いて、
第３図（Ｃ）に示すように、所望の金属部分だけ’に＊
して電極４忙形成する仁とができる。
ｔ、、酸化ｔ＆ｔエツチング後、再度露光を行なわす再
度現像するだけで、上記の目的を達成する。元接触露元
法でパターン’ｅＩｇ１元する場合の元分布ｔ４２図に
示す。元５はマスフッ上部から入るがフォトレジスト３
の感光部分ｄは元５０回折にょす多少広がっている。正
規の現像の場合には、フォトレジストのマスク開口部７
′の直下のみ現像できるような粂件で％露光する。しか
し、この回折光のため、マスク開口の周囲６′において
も多少露光されている。従ってこの部分は再現象するこ
とによって除去することができる。この再現像を利用し
たリフトオフ法により′成極を形成する工程を第３図に
示す。まず第３図（ａ）に示すように半導体基板１上に
酸化ｍ２に一被潰し、フォトエツチングにより所望のパ
ターン窓ｔ−Ｓける。酸化膜２のサイドエツチングのた
めに７オトレジスト換３のパターン窓の周囲にはオーバ
ーハング部分３′がテキる。続いて第３図（ｂ）に示す
ようにフォトレジスジ膜３ｔ−再度現像するによりフォ
トレジスト膜３のオーバーハング部分３”ｋｊｌ）ｍ＜
。続いて酸化膜２上にフォトレジスト３を残したまま蒸
着法により金ｇ４ｔ−被着し、リフトオフ法を用いて、
第３図（Ｃ）に示すように、所望の金属部分だけ’に＊
して電極４忙形成する仁とができる。
以下一本発明の一実施例を第４図（ａ）〜（ｄ）によシ
説明する。な２この実施例はＧａＡｓ７ヨツトキーパリ
ヤ型・域界効米トランジスター製造に２けるゲート電極
形成に本発明を適用し友ものでめる。まず第４図（ａ）
に示すようにクロムｔドープした＋絶縁性ＧａＡＳ基４
ＬｌにＳゑなとのドナー不咄物イオン七打込んで、イオ
ンを活性化して電子−Ｉｔ〜１×１０１丁／ｃｍ”％厚
さ〜０．３ミクロン程度のｎ型ＧａＡｌ％虐８からなる
活性Ｉ−領領域形成する。次にこのｎ！！ＧａＡｓ＋ｍ
８上に、Ａｌ４ （）ｅ、Ｎｉ等の金属ｔ−ｆＡ層法に
より被層し、熱処理を行なうことにより、オーミック接
触となるソースＷＩＬ愼９とドレイン’４４１０に形成
する。続いてゲートｄＬ極を形成ｒる友めのパターンを
元接醜島元法によりフォトレジストｍ＆３に露光し、現
像することで形成し、下地の酸化ｄ２ｔ−エツチングし
パターン窓ｔあける。続いて第４図（ｂ）に示すように
フォトレジスト膜３のオーバーハング部分３′ｔ−取９
猷くために、再菫現像を行なう。この蛾すの現１峨と再
現像との間の自然光による露光は他力避ける。また、現
象時間に、最初の現象と同程度以下でよい。続いて４４
図（Ｃ）に示すように酸化膜２及びソース１億９、ドレ
インａｌ［ｊｌＯ上にフォトレジスト膜３を残し比まま
ショットキーバリヤを形成するためｏＴｉ、ｐｔ、 Ａ
ｕ等からなるゲート金属１１ｔ−蒸着法によりａｙｔｉ
する。続いて第４図（ｄ）に示すようにリフトオフ法を
用いて、フォトレジストを除去すれば所頃のゲート電極
１１１−得ることができる。
説明する。な２この実施例はＧａＡｓ７ヨツトキーパリ
ヤ型・域界効米トランジスター製造に２けるゲート電極
形成に本発明を適用し友ものでめる。まず第４図（ａ）
に示すようにクロムｔドープした＋絶縁性ＧａＡＳ基４
ＬｌにＳゑなとのドナー不咄物イオン七打込んで、イオ
ンを活性化して電子−Ｉｔ〜１×１０１丁／ｃｍ”％厚
さ〜０．３ミクロン程度のｎ型ＧａＡｌ％虐８からなる
活性Ｉ−領領域形成する。次にこのｎ！！ＧａＡｓ＋ｍ
８上に、Ａｌ４ （）ｅ、Ｎｉ等の金属ｔ−ｆＡ層法に
より被層し、熱処理を行なうことにより、オーミック接
触となるソースＷＩＬ愼９とドレイン’４４１０に形成
する。続いてゲートｄＬ極を形成ｒる友めのパターンを
元接醜島元法によりフォトレジストｍ＆３に露光し、現
像することで形成し、下地の酸化ｄ２ｔ−エツチングし
パターン窓ｔあける。続いて第４図（ｂ）に示すように
フォトレジスト膜３のオーバーハング部分３′ｔ−取９
猷くために、再菫現像を行なう。この蛾すの現１峨と再
現像との間の自然光による露光は他力避ける。また、現
象時間に、最初の現象と同程度以下でよい。続いて４４
図（Ｃ）に示すように酸化膜２及びソース１億９、ドレ
インａｌ［ｊｌＯ上にフォトレジスト膜３を残し比まま
ショットキーバリヤを形成するためｏＴｉ、ｐｔ、 Ａ
ｕ等からなるゲート金属１１ｔ−蒸着法によりａｙｔｉ
する。続いて第４図（ｄ）に示すようにリフトオフ法を
用いて、フォトレジストを除去すれば所頃のゲート電極
１１１−得ることができる。
以上の工程により本発明の目的とする酸化膜とゲート鴫
檀との１川にすき間のない完全なプレーナー構造のＧ
ａ Ａ ”ショットキーバリヤ型区界効果トランジスタ
ーｔＪＡ造することができる。また、仁の構造ではゲー
トＩｔ極遅接部分のＧ ａ Ａ Ｓ表面が露出しないた
めに、グー）゛＃Ｌ極上部のＡｕがＧ ａ Ａ ’活性
Ｉ−内部へ拡散することがなく％Ｉ＆、気特性の変動の
ないトランジスターを得ることができる。
檀との１川にすき間のない完全なプレーナー構造のＧ
ａ Ａ ”ショットキーバリヤ型区界効果トランジスタ
ーｔＪＡ造することができる。また、仁の構造ではゲー
トＩｔ極遅接部分のＧ ａ Ａ Ｓ表面が露出しないた
めに、グー）゛＃Ｌ極上部のＡｕがＧ ａ Ａ ’活性
Ｉ−内部へ拡散することがなく％Ｉ＆、気特性の変動の
ないトランジスターを得ることができる。
本発明によれば、酸化膜と１愼とが密着するので、プレ
ーナー構造の素子ｔ−−造することができる。このため
、酸化膜や′ｌｌｔ極の上に形成されるｔ−間絶隊膜や
配嫌には段切れがなく、故障の少なく、安定で長寿館の
素子を得ることができる。まｆｃ、′を極上部にＡｕｋ
ａ層する場合でも半導体中に拡散しにくい、従って熱処
理４を行なっても劣化のない素子を得ることができる。
ーナー構造の素子ｔ−−造することができる。このため
、酸化膜や′ｌｌｔ極の上に形成されるｔ−間絶隊膜や
配嫌には段切れがなく、故障の少なく、安定で長寿館の
素子を得ることができる。まｆｃ、′を極上部にＡｕｋ
ａ層する場合でも半導体中に拡散しにくい、従って熱処
理４を行なっても劣化のない素子を得ることができる。
第１図は従来のリフトオフ法による（極形成の工程を説
明する九めの断面図、第２図は元接触爵元法でパターン
ｔｍ元する場合の元分布を示す図、第３図は本発明によ
）電極形成上行なう場合の工程を説明するための断面図
、第４図は本発明の実施例であるＱ ａ Ａ ８シヨツ
トキーバリヤ１ｊ１屯界効釆トランジスターの製造の工
程１１−説明するための断面図である。 １・・・半導体基板、２・・・酸化腺、３・・・フォト
レジスト膜、４：・・金属蒸着膜、５・・・元、６・・
・フォトレジスト膜感光部分、７・・・マスク、８・・
・ｎ型ＱａＡｓ活性ｒｔ＃、９・・・ソースオーンツク
１１Ｅ極、ｌＯ・・・ドレインオーミックｋｌＬ４、ｌ
１・・・ショットキバリヤゲート′鴫憾、３′・・＝
フォトレジスト膜のオーバーハング部、６′・・・マス
ク開口の周囲、７′・・・マスク間第 １ 呂 第 ２ 図 囁 ３ 口
明する九めの断面図、第２図は元接触爵元法でパターン
ｔｍ元する場合の元分布を示す図、第３図は本発明によ
）電極形成上行なう場合の工程を説明するための断面図
、第４図は本発明の実施例であるＱ ａ Ａ ８シヨツ
トキーバリヤ１ｊ１屯界効釆トランジスターの製造の工
程１１−説明するための断面図である。 １・・・半導体基板、２・・・酸化腺、３・・・フォト
レジスト膜、４：・・金属蒸着膜、５・・・元、６・・
・フォトレジスト膜感光部分、７・・・マスク、８・・
・ｎ型ＱａＡｓ活性ｒｔ＃、９・・・ソースオーンツク
１１Ｅ極、ｌＯ・・・ドレインオーミックｋｌＬ４、ｌ
１・・・ショットキバリヤゲート′鴫憾、３′・・＝
フォトレジスト膜のオーバーハング部、６′・・・マス
ク開口の周囲、７′・・・マスク間第 １ 呂 第 ２ 図 囁 ３ 口
Claims (1)
- 第１の材料Ｉ−上にフォトレジスト膜を形成し、フォト
レジスト膜に所定のパターンｋｉｌ１元、現像し、この
パターン慾中の第１の材料・ｌｌｔ’にエツチングした
後に、フォトレジスト膜１ｐ＋度現像し、パターン周回
部のフォトレジストτ泳去して埃、第２の材料層を形成
し、次いで＠紀フォトレジストｐｓｔ″除去する工６に
有するパターンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175667A JPS5877233A (ja) | 1981-11-04 | 1981-11-04 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56175667A JPS5877233A (ja) | 1981-11-04 | 1981-11-04 | パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5877233A true JPS5877233A (ja) | 1983-05-10 |
Family
ID=16000112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56175667A Pending JPS5877233A (ja) | 1981-11-04 | 1981-11-04 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877233A (ja) |
-
1981
- 1981-11-04 JP JP56175667A patent/JPS5877233A/ja active Pending
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