JPS5853209A - Differential amplifier - Google Patents
Differential amplifierInfo
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- JPS5853209A JPS5853209A JP56152794A JP15279481A JPS5853209A JP S5853209 A JPS5853209 A JP S5853209A JP 56152794 A JP56152794 A JP 56152794A JP 15279481 A JP15279481 A JP 15279481A JP S5853209 A JPS5853209 A JP S5853209A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/305—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in case of switching on or off of a power supply
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Abstract
Description
【発明の詳細な説明】
この発明は、差動増幅器の立とり特性の改善に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to improving the rise characteristics of a differential amplifier.
第１図は従来の差動増幅器の一例を示す回路図である。FIG. 1 is a circuit diagram showing an example of a conventional differential amplifier.
図において、電源端子（ハ）と接地端子（至）間に接続
されたコンデンサ（１）と抵抗（２１、（３）によって
構成されたバイアス回路−の抵抗（２＋ 、 （３）の
接続点が、差動増幅器を構成する一方のＮＰＮ）ランジ
スタ（８）のベースと入力端子（５）に抵抗（４）を介
して接続されている。トランジスタ（８）のエミッタは
、差動増幅器を構成する他方のＮＰＮ トランジスタＱ
υのエミッタと共通接続されるとともに、定電流源時を
介して接地端子−に接続されている。また。In the figure, the connection point of the resistors (2+, (3)) of the bias circuit composed of the capacitor (1) and the resistors (21, (3)) connected between the power supply terminal (c) and the ground terminal (to) is , is connected to the base of one NPN transistor (8) which constitutes a differential amplifier and the input terminal (5) via a resistor (4).The emitter of the transistor (8) constitutes a differential amplifier. The other NPN transistor Q
It is commonly connected to the emitter of υ, and is also connected to the ground terminal through a constant current source. Also.
トランジスタ（８）のコレクタは、ＰＮＰ）ランジスタ
（９）のコレクタとベースに接続され、このトランジス
タ（９）のエミッタは、電源端子□□□に接続されてい
る。また、トランジスタ（９）のコレクタとベースはＰ
ＮＰ トランジスタ（１０）のベースに接続され、この
トランジスタ（ｌＯ）のエミッタは電源端子（ハ）に、
コレクタはトランジスタαυのコレクタとＮＰＮ トラ
ンジスタ（至）のベースに接続されている。トランジス
タ（至）のコレクタは電源端子（２瞬に、エミッタはＮ
ＰＮトランジスタＩのベースに接続されている。The collector of the transistor (8) is connected to the collector and base of a PNP transistor (9), and the emitter of this transistor (9) is connected to the power supply terminal □□□. Also, the collector and base of the transistor (9) are P
It is connected to the base of the NP transistor (10), and the emitter of this transistor (lO) is connected to the power supply terminal (c).
The collector is connected to the collector of the transistor αυ and the base of the NPN transistor. The collector of the transistor (to) is the power supply terminal (at 2 instants, the emitter is N
Connected to the base of PN transistor I.
トランジスタ（１４１のコレクタは電源端子伐均に接続
され、エミッタは出力端子（財）に接続されるとともに
、定電流源（１５＋を介して接地端子−に接続されてい
るっトランジスタ０υのベースが接続された負帰還端子
部と出力端子−間には、負帰還回路を構成するコンデン
サθ澱と抵抗（ハ）、しｌ）が接続され、出力端子伐（
１）は出力コンデンサ（社）と負荷抵抗（転）ｊを介し
て接地されている。負帰還端子（国はコンデンサ（１′
６と抵抗（＋８１を介して接地され、入力端子（５）は
入力カップリングコンデンサ（６）を介して信号源（７
）に接続されている。The collector of the transistor (141) is connected to the power supply terminal, the emitter is connected to the output terminal, and the base of the transistor 0υ is connected to the constant current source (15+ to the ground terminal -). A capacitor θ and resistors (C) and SI) constituting a negative feedback circuit are connected between the negative feedback terminal and the output terminal.
1) is grounded via the output capacitor and load resistor j. Negative feedback terminal (the country is a capacitor (1'
6 and ground through a resistor (+81), and the input terminal (5) is connected to the signal source (7) through an input coupling capacitor (6).
)It is connected to the.
この回路において、電源電圧ｖＣＣが印加された場合、
入力側トランジスタ（８）は負帰還側トランジスタＱｌ
）より早くバイアスされ、出力端子し」の直流電圧ｖｕ
は、増幅器の動作によシ、第２図に示すように電源電圧
近くまで上る。このとき、コンデンサＱ′Ｉ）が抵抗（
２）ＩＩ ｌ （２＋１を介して充電され、トランジス
タ（＋１）かバイアスされるため、出力端子ｔ２４）の
直流電圧が正常になるまで、Ｃ＋ｔ Ｘ （１ｔ２０＋
ｔｔ２． ＋Ｒ＋ａ ）の時間がかかる。但し、コンデ
ンサθηの？Ｆｍ値を０１７、抵抗（財））、シ１）、
０樽の抵抗値をＲ２Ｏ，瓜り鴇、とする、も・ ちろん
、正常バイアスになるまで、入力信号は増幅されて出力
波形としては出ない。In this circuit, when the power supply voltage vCC is applied,
The input side transistor (8) is the negative feedback side transistor Ql.
) is biased earlier, and the DC voltage vu of the output terminal is
As shown in FIG. 2, due to the operation of the amplifier, the voltage rises to near the power supply voltage. At this time, capacitor Q'I) is connected to resistor (
2) II l (Charged via 2+1 and biased to transistor (+1), so C+t X (1t20+
tt2. +R+a) time is required. However, what about the capacitor θη? Fm value is 017, resistance (goods), shi1),
Let the resistance value of 0 barrel be R2O, and of course, the input signal will be amplified and will not be output as an output waveform until the normal bias is reached.
以１のように第１図の回路では、電源投入時と正常バイ
アスになる瞬間の２度にわたって出力直流電圧の急激な
変化があｐ、このためクリック音が発生するという欠点
がある。又、正常バイアスになるまで、非常に長い時間
増幅機能が行なわれないという欠点があった。As described above, the circuit shown in FIG. 1 has the disadvantage that the output DC voltage changes rapidly twice, once when the power is turned on and once when the bias becomes normal, and this causes a clicking sound. Another drawback is that the amplification function is not performed for a very long time until the normal bias is reached.
本発明はこのような点に鑑みてなされたもので、負帰還
側トランジスタにも入力側トランジスタと同じように、
電源投入と共にバイアスが供給されるようにすることに
より、上記従来の欠点を除去した差動増幅器を提供する
ものである。The present invention has been made in view of these points, and the negative feedback side transistor has the same function as the input side transistor.
The present invention provides a differential amplifier that eliminates the above-mentioned drawbacks of the conventional art by supplying bias when the power is turned on.
以下、この発明の一実施例を図について説明する。第３
図において、第１図と異なるところは、バイアス回路の
抵抗（２１、（３）の接続点、すなわちトランジスタ（
８）のベースバイアス点とトランジスタＱｌ）のベース
間に抵抗伐ηを接続した点である。An embodiment of the present invention will be described below with reference to the drawings. Third
In the figure, the difference from Figure 1 is the connection point of the bias circuit resistor (21, (3)
This is the point where the resistor η is connected between the base bias point of 8) and the base of the transistor Ql).
この抵抗？ηの抵抗値は、トランジスタ０刀のべ一一ス
回路のコンデンサ０ηと抵抗端の合成インピーに支障を
与えない値に選ぶことが必要である（約１０倍以上あれ
ば良い）０
このような構成によれば、電源電圧Ｖｃｃが印加された
場合、トランジスタ（８）は抵抗（４）を介して、トラ
ンジスタＱυは抵抗シηを介してバイアスが供給され、
たとえば抵抗（４）に比べて抵抗Ｑηを小さく選び、ト
ランジスタ０刀の立Ｊ：、シの方を早くすると、増幅動
作により、第４図に示すように出力電圧は接地電圧より
立上りを始め、入力側トランジスタ（８）のバイアスの
状態と共に徐々に正常バイアスされるよう動作する。こ
のとき、出力直流電圧の急激な変化がないため、はとん
どクリック音は発生せず、従来の欠点を大巾に改善でき
る。This resistance? It is necessary to select the resistance value of η to a value that does not interfere with the combined impedance of the capacitor η of the base circuit of the transistor 0 and the resistor end (approximately 10 times or more is sufficient). According to the configuration, when the power supply voltage Vcc is applied, bias is supplied to the transistor (8) via the resistor (4), and the transistor Qυ is supplied via the resistor η,
For example, if the resistor Qη is chosen to be smaller than the resistor (4) and the transistors are made faster, the output voltage will start to rise above the ground voltage due to the amplification operation, as shown in Figure 4. It operates so that the input side transistor (8) is gradually brought to the normal bias state. At this time, since there is no sudden change in the output DC voltage, there is almost no click sound, and the drawbacks of the conventional technology can be greatly improved.
抵抗シηの抵抗値は、コンデンサａηと抵抗（＋８）の
合成インピーダンスよ）充分高い値に選び、かつ、トラ
ンジスタ（８）のバイアスする時間よりトランジスタ０
υのバイアスが早くなるように、選ぶことにより、本発
明の効果が得られる。The resistance value of the resistor η is selected to be sufficiently high (as the combined impedance of the capacitor aη and the resistor (+8)), and the resistance value of the resistor η is selected to be a sufficiently high value (compared impedance of the capacitor aη and the resistor (+8)).
The effects of the present invention can be obtained by selecting such that the bias of υ becomes early.
ここで、逆にトランジスタ（８）のバイアスの立上りを
早くするような抵抗罰の選び方をすると、従来の欠点と
同じ結果になるので注意を要する。If, on the other hand, the resistance is selected in such a way as to speed up the rise of the bias of the transistor (8), the same result as the conventional drawback will result, so care must be taken.
この発明は、差動増幅器を有するもの、特にＥＱ増幅器
として差動形式を使用しているものに応用して好適であ
り、その具体的構成例を第５図に示す。The present invention is suitable for application to a device having a differential amplifier, particularly a device using a differential type as an EQ amplifier, and a specific example of its configuration is shown in FIG.
以上述べたようにこの発明によれば、電源投入時および
正常動作（出力波形が出る）時のクリック音を軽減、除
去でき、しかも電源投入から正常動作するまでの時間を
短縮できる効果がある。As described above, according to the present invention, it is possible to reduce and eliminate the click sound when the power is turned on and during normal operation (output waveform is produced), and the time from power-on to normal operation can be shortened.
第１図は従来の差動増幅器の一例を示す回路図第２図は
その出力直流電圧の変化を示す波形図、第３図はこの発
明の一実施例を示す回路図、第４図はその出力直流電圧
の変化を示す波形図、第Ｘ１図はこの発明の応力例を示
す回路図である。
図において、（１）はコンデンサ、（２＋ 、 （３）
は抵抗、（８）は入力側トランジスタ、（Ｉｌｌは負帰
還側トランジスタ、０ηはコンデンサ、Ｈ、＠ηは抵抗
、−はパイアス回路であるＯ
なお、図中同一符号は同一または相当部分を示す０
代理人 葛野信−
第１図
第２図
” ”％１ｊ１ｔ （ｓｅｃ）
Ｎ
第３図
第４図
第５図
０
１
手続補正書（自発）
１，１′許庁長官殿
１、事件の表示 特願昭５６−１５２７９４号３
、補正をする。４
（１）
明細書の発明の詳細な説明の欄及び図面６、補正の内容
（１） 明細書第３＠第１８行目に１されるため。
出力端子」とあるのを［されはじめる。このため、出力
端子」と訂正する。
（２）第５図を別紙の通り訂正する。
７、 添付書類の目録
訂正図面 １通
以 」二
（２）FIG. 1 is a circuit diagram showing an example of a conventional differential amplifier. FIG. 2 is a waveform diagram showing changes in the output DC voltage. FIG. 3 is a circuit diagram showing an embodiment of the present invention. A waveform diagram showing changes in the output DC voltage, and FIG. In the figure, (1) is a capacitor, (2+, (3)
is a resistor, (8) is a transistor on the input side, (Ill is a transistor on the negative feedback side, 0η is a capacitor, H, @η is a resistor, and - is a bias circuit. 0 Agent Makoto Kuzuno - Figure 1 Figure 2 " %1j1t (sec) N Figure 3 Figure 4 Figure 5 Figure 5 0 1 Procedural amendment (voluntary) 1, 1' Director-General of the Agency 1, Indication of the case Patent Application No. 56-152794 3
, make corrections. 4 (1) Detailed description of the invention column in the specification, drawing 6, contents of amendment (1) 1 is added to the 3rd line of the specification @ line 18. ``Output terminal'' will start to appear. Therefore, it is corrected as "output terminal". (2) Correct Figure 5 as shown in the attached sheet. 7. At least 1 copy of the catalog correction drawings for attached documents” 2 (2)
Claims (2)
器において、上記一対のトランジスタのうち入力側とな
るトランジスタのベースバイアス点ト負帰還側となるト
ランジスタのベース間ニ、上記負帰還側となるトランジ
スタのベース回路に接続されたインピーダンスよシ高い
インピーダンスを有するインピーダンス素子を接続した
ことを特徴とする差動増幅器。(1) In an amplifier equipped with a pair of differentially connected transistors, between the base bias point of the transistor on the input side of the pair of transistors and the base of the transistor on the negative feedback side, and d between the base of the transistor on the negative feedback side. A differential amplifier characterized in that an impedance element having an impedance higher than an impedance connected to a base circuit of a transistor is connected.
側となるトランジスタのバイアスの立上シが入力側とな
るトランジスタのそれより早くなるような大きさに設定
されていることを特徴とする特許請求の範囲第１項記載
の差動増幅器。(2) The impedance of the impedance element is set to such a value that the bias rise of the transistor on the negative feedback side is faster than that of the transistor on the input side. The differential amplifier according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152794A JPS5853209A (en) | 1981-09-25 | 1981-09-25 | Differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152794A JPS5853209A (en) | 1981-09-25 | 1981-09-25 | Differential amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853209A true JPS5853209A (en) | 1983-03-29 |
Family
ID=15548285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152794A Pending JPS5853209A (en) | 1981-09-25 | 1981-09-25 | Differential amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853209A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166208A (en) * | 1985-01-18 | 1986-07-26 | Matsushita Electric Ind Co Ltd | Charging circuit |
| JPH02101615U (en) * | 1989-01-31 | 1990-08-13 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5620312A (en) * | 1979-07-27 | 1981-02-25 | Pioneer Electronic Corp | Reference voltage generating circuit |
-
1981
- 1981-09-25 JP JP56152794A patent/JPS5853209A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5620312A (en) * | 1979-07-27 | 1981-02-25 | Pioneer Electronic Corp | Reference voltage generating circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166208A (en) * | 1985-01-18 | 1986-07-26 | Matsushita Electric Ind Co Ltd | Charging circuit |
| JPH02101615U (en) * | 1989-01-31 | 1990-08-13 |
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