JPS5853072A - Ram device - Google Patents
Ram deviceInfo
- Publication number
- JPS5853072A JPS5853072A JP56149432A JP14943281A JPS5853072A JP S5853072 A JPS5853072 A JP S5853072A JP 56149432 A JP56149432 A JP 56149432A JP 14943281 A JP14943281 A JP 14943281A JP S5853072 A JPS5853072 A JP S5853072A
- Authority
- JP
- Japan
- Prior art keywords
- display
- ram
- area
- data
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、複数種類の情報を記憶するRAM(Rand
om Access Memory)装置の改良に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a RAM (Rand
om Access Memory) device.
この種のRAM装置には、例えば、表示用データとコン
ビ器−夕からの演算用データの二種類の情報を記憶する
表示用RAM装置がある。This type of RAM device includes, for example, a display RAM device that stores two types of information: display data and calculation data from a combination unit.
この表示用RAM装置は、第1図に示すようK、表示用
バイナリカウンタ1.アドレスデコーダ2゜RAM3
、シフトレジスタ4.ラッチ5.書込み・読出し回路6
等から構成されている。この動作な説明すると、表示用
データ書込みの場合は、書込み・読出し回路6を書込み
側にセットし、表示用バイナリカウンタIK同期し【ア
ドレスデコーダ24CよるアドレスでRAM3をシリア
ルにアクセスし、表示用データをRAM3に格納する。As shown in FIG. 1, this display RAM device includes K, a display binary counter 1. Address decoder 2゜RAM3
, shift register 4. Latch 5. Write/read circuit 6
It is composed of etc. To explain this operation, in the case of writing data for display, the write/read circuit 6 is set to the write side, the binary counter for display is synchronized with IK, and the RAM 3 is accessed serially with the address by the address decoder 24C, and the data for display is is stored in RAM3.
この格納さhた表示用データな読出すときは、表示用バ
イナリカウンタ1に同期してアドレスデコーダ2による
アドレスでRAM3をシリアルに順次アクセスして表示
用データを読み出し、シフトレジスタ4に転送し、ラッ
チ5を通して表示し【いる。When reading out the stored display data, the RAM 3 is serially accessed using addresses from the address decoder 2 in synchronization with the display binary counter 1, the display data is read out, and transferred to the shift register 4. Displayed through latch 5.
この場合、表示用データが格納されているRAM3のエ
リアが固定されているため、表示変更のときはRAM3
の表示用エリアのデータを書き変えなければならない欠
点があった。In this case, since the area of RAM3 where display data is stored is fixed, when changing the display, RAM3
The disadvantage was that the data in the display area had to be rewritten.
本発明は、前記欠点を除去するためになされたものであ
り、その特徴は、複数種類の情報を記憶するRAMと、
llRAMのアドレスを指定するアドレスデコーダと、
前記RAMに記憶される情報の種類を選択するフラグを
設定する手段を具備し、該フラグの設定をプログラムに
よって行うようにしたことにある。The present invention was made to eliminate the above-mentioned drawbacks, and its features include a RAM that stores multiple types of information;
an address decoder that specifies the address of llRAM;
The present invention includes means for setting a flag for selecting the type of information to be stored in the RAM, and the setting of the flag is performed by a program.
以下、実施例とともに本発明の詳細な説明する。Hereinafter, the present invention will be described in detail along with examples.
第2図は、本発明の一実施例の構成をブロックで示す図
であり、#I1図のものと同一の機能を有するものは同
一記号を付けである。FIG. 2 is a block diagram showing the configuration of an embodiment of the present invention, and parts having the same functions as those in FIG. #I1 are given the same symbols.
本実施例は、第2図に示すように、第1図のRAM3の
エリアをX種表示用エリア3AとYII表示用エリア3
8に分けて、“1”、′″0′のフラグを設定する1ビ
ツトのフラグ設定装置7を設け、このフラグ設定をプロ
グラムによって設定するようKしたものである。コンピ
ュータからの演算用データは空いているエリアに記憶す
る。In this embodiment, as shown in FIG. 2, the areas of the RAM 3 in FIG.
A 1-bit flag setting device 7 is provided to set flags of ``1'' and ``0'' in 8 sections, and this flag setting is set by a program.The calculation data from the computer is Store it in an empty area.
禾実施例の書込み、続出し動作は第1図の動作と基本的
には同じであるので、ここでは省略する。Since the write and successive output operations of this embodiment are basically the same as those shown in FIG. 1, their explanation will be omitted here.
いま、例えば、7ツグがrOJならばX種表示用エリア
3人のデータな続出して表示し、フラグがrlJならば
Y種表示用工□リア3Bのデータな続出して表示するも
のとすると、X種の表示からY種の表示に変更する場合
には、プログラムによつ【フラグが「1」となるような
プログラムを作成するだけでよい。Now, for example, if the 7th gear is rOJ, the data of the 3 people in the X type display area will be displayed one after another, and if the flag is rlJ, the data of the Y type display area □ rear 3B will be displayed one after another. If you want to change the display from type X to type Y, you only need to create a program that sets the flag to "1".
第3図は、本発明の他の実施例のRAMの構成をブロッ
クで示す図であり、第2図の実施例のRAM3をさらに
それぞれ2分割して4個の表示用はY種表示用エリア(
3DはZ種表示用エリアであり、それぞれに対応するフ
ラグは、例えば2ビツトのレジスタのフラグ設定装置7
′を設けて、W種表示エリアはro 0J、X種表示エ
リアはI’OIJ、Y種表示エリア4!r10J、Zl
l!l!示z97に!「11」としたものである。この
実施例のフラグ設定動作は第2図の実施例のものと同様
にプログラムで行う。FIG. 3 is a block diagram showing the configuration of the RAM of another embodiment of the present invention, in which the RAM 3 of the embodiment of FIG. (
3D is an area for displaying the Z type, and the corresponding flags are set in the flag setting device 7 of a 2-bit register, for example.
', the W type display area is ro 0J, the X type display area is I'OIJ, and the Y type display area 4! r10J, Zl
l! l! Shown on z97! It is set as "11". The flag setting operation in this embodiment is performed by a program in the same way as in the embodiment shown in FIG.
以上説明したよ5に、本発明によれば、RAMエリアに
格納されている複数種類の表示用データに対応するフラ
グを設け、それをプログラムで書き替えることにより、
所定種類の表示用データが表示されるよう和したので、
RAM表示用エリアの自由度が増し、プログラムの作成
が容易になる。As explained above, according to the present invention, by providing flags corresponding to multiple types of display data stored in the RAM area and rewriting them with a program,
Since the predetermined type of display data is displayed,
The degree of freedom of the RAM display area is increased, making it easier to create programs.
また、RAMの表示用データの内容を変更する場合、フ
ラグのセット、リセットだけで実現できるので、極め【
有効である。Additionally, if you want to change the content of display data in RAM, you can do so by simply setting and resetting flags.
It is valid.
嬉1図は、二種類の情報を記憶する表示用RAM装置の
一例を示す図、第2図は1本発明の一実施例の構成をプ
レツタで示す図、第3図は、本発明の他の実施例のRA
Mの構成を示す図である。
!・・・表示用バイナリカウンタ、2・・・アドレスデ
:ff−タ、 3・・・RAM、4−・・シフトレジ
スタ、5・・・ラッチ、6・・・書込み拳読出し回路、
7.7・・・フラグ設定装置。Figure 1 is a diagram showing an example of a display RAM device that stores two types of information, Figure 2 is a diagram showing the configuration of an embodiment of the present invention, and Figure 3 is a diagram showing an example of a display RAM device that stores two types of information. RA of the example of
It is a figure showing the composition of M. ! ...Binary counter for display, 2...Address data: ff-ta, 3...RAM, 4-...Shift register, 5...Latch, 6...Writing fist reading circuit,
7.7...Flag setting device.
Claims (1)
スを指定するアドレスデコーダと、前記RAMに記憶さ
れる情報の種類を選択するフラグを設定する手段を具備
し、鋏フラグの設定をプログラムによりて行うようにし
たことを特徴とするRAM装置。A RAM for storing a plurality of types of information, an address decoder for specifying an address of the RAM, and means for setting a flag for selecting the type of information to be stored in the RAM, and the scissors flag can be set by a program. A RAM device characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56149432A JPS5853072A (en) | 1981-09-24 | 1981-09-24 | Ram device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56149432A JPS5853072A (en) | 1981-09-24 | 1981-09-24 | Ram device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5853072A true JPS5853072A (en) | 1983-03-29 |
Family
ID=15474976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56149432A Pending JPS5853072A (en) | 1981-09-24 | 1981-09-24 | Ram device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5853072A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5578363A (en) * | 1978-12-08 | 1980-06-12 | Casio Comput Co Ltd | Memory area set system |
-
1981
- 1981-09-24 JP JP56149432A patent/JPS5853072A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5578363A (en) * | 1978-12-08 | 1980-06-12 | Casio Comput Co Ltd | Memory area set system |
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