JPS5852713A - Data transferring system - Google Patents
Data transferring systemInfo
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- JPS5852713A JPS5852713A JP15104781A JP15104781A JPS5852713A JP S5852713 A JPS5852713 A JP S5852713A JP 15104781 A JP15104781 A JP 15104781A JP 15104781 A JP15104781 A JP 15104781A JP S5852713 A JPS5852713 A JP S5852713A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- Detection And Prevention Of Errors In Transmission (AREA)
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Abstract
Description
【発明の詳細な説明】
本発明は、複数の装置間でデ〜りを分割して転送する場
合において、各クロック毎に「１」と「Ｏ」。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, when data is divided and transferred between a plurality of devices, "1" and "O" are transmitted for each clock.
の値を交互に示す信号を伝送するインタフェース信号線
を装置間に設け、送出側は上記信号の値に基づいて対応
する前半もしくは後半の分割データを送出し、受取側は
いずれの分割データからでも受取れるようにしたデータ
転送方式に関するものである。An interface signal line is provided between devices that transmits signals that alternately indicate the values of This relates to a data transfer method that allows data to be received.
一般に装置間でデータ転送を行う場合には、全データを
一度に転送する方式と、データを分割して転送する方式
とが考えられる。前者の方式においては、データ幅が大
きいと、装置間インタフェース全大量にもつことになる
。′また、前者の方式においては、送出側がリクエスト
會送出する時間として１サイクルか＼す、受取側が応答
を返すために１サイクルか＼るので、アクセス要求元が
リクエストを発してから次のリクエストを発するまでに
最低２サイクル必要とし、装置間インタフェースに要す
るコストとデータ転送能力との比が小さくなるという欠
点が存在する。後者の方式においては、従来はデータを
同じインタフェースを利用して転送することが行われ、
前半か後半かの分割データの送出を知らせるインタフェ
ース信号を伝送するインタフェース信号線を用いて分割
データの転送を制御する方法全採用している。データを
分割して転送するこの種のデータ転送方式においては、
前半の分割データか或は後半の分割データか全通知する
ために２本のインタフェース信号線を使用する場合や、
装置間で分割データを転送する順番を必らず前半、後半
の順とするように決めであるような場合には、これらの
インタフェース信号を制御するための制御回路が複雑に
なること等の欠点が存在する。Generally, when transferring data between devices, there are two methods: one in which all data is transferred at once, and the other in which data is divided and transferred. In the former method, if the data width is large, the total amount of inter-device interfaces will be large. 'Also, in the former method, it takes one cycle for the sender to send a request, and one cycle for the receiver to return a response, so it takes a long time for the access requester to issue the request and then make the next request. The drawback is that it requires at least two cycles to generate a signal, and the ratio between the cost of the device interface and the data transfer capability is small. In the latter method, conventionally data was transferred using the same interface,
All methods are used to control the transfer of divided data using an interface signal line that transmits an interface signal indicating whether the first half or the second half of divided data is to be sent. In this type of data transfer method, which divides data and transfers it,
When using two interface signal lines to notify all of the first half divided data or the second half divided data,
If it is determined that the order in which divided data is transferred between devices is always in the order of the first half and the second half, there are disadvantages such as the complexity of the control circuit for controlling these interface signals. exists.
本発明は、上記の欠点を除去するものであって、データ
全分割して転送するデータ転送方式において、少ないハ
ードウェア量でデータ転送全行い得ると共に１分割デー
タが前半のものが或は後半のものかに関係なくどちらか
らでも伝送し得るようにしたデータ転送方式を提供する
ことを目的としている。そしてそのため、本発明のデー
タ転送方式は、データを分割し、て装ｆｉｔＡから装ｆ
ｉｌｔＢへ転送するデータ転送方式でろって、要求信号
線、データ・パスおよび分割データ種別通知信号線を上
記装置Ａと装置Ｂとの間に設け、上記装置Ａに、上記要
求信号線に接続された要求信号生成手段、転送されるデ
ータが格納されるデータ・レジスタ、該データ・レジス
タの創生分割データと後半分割データが入力されると共
に出力側が上記データ・パスに接続されるセレクタ、お
よび上記分割データ種別通知信号線に接続されると共に
上記セレクタを制御する７リーランニング・クロックで
動作する２進計数器を設け、上記装＆Ｂに、上記要求信
号線に接続されｆｃｉ！？、水受付手段、該要求受付手
段に接続された内部ボート・ビジィ・７リツプ・フロッ
プ、該内部ボート・ビジィ・フリップ・フロップに接続
されたコピー・スリップ・フロップ。The present invention is intended to eliminate the above-mentioned drawbacks, and in a data transfer method in which all data is divided and transferred, it is possible to perform all data transfer with a small amount of hardware, and one divided data is divided into the first half or the second half. The purpose is to provide a data transfer method that allows data to be transmitted from either side, regardless of the source. Therefore, the data transfer method of the present invention divides data from device fitA to device f.
In the data transfer method for transferring to iltB, a request signal line, a data path, and a divided data type notification signal line are provided between the device A and device B, and the device A is connected to the request signal line. a data register in which the data to be transferred is stored; a selector to which the creation division data and the latter half division data of the data register are input and whose output side is connected to the data path; A binary counter that is connected to the divided data type notification signal line and operates with a 7-rerunning clock that controls the selector is provided in the device &B, and is connected to the request signal line fci! ? , a water accepting means, an internal boat busy seven flip-flop connected to the request accepting means, and a copy slip flop connected to the internal boat busy flip-flop.
上記データ・パスに接続された創生分割データ・ボート
、上記データ・パスに接続された後半分割データ・ボー
ト、並びに上記内部ボートゆビジィ９７リツプｅ７０ツ
ブおよびコピー・７リツプ・７０ツブが共に所定の状態
値をもっていないことを条件として上記分割データ種別
通知信号線上の信号が所定値をもつときには上記前半分
割データ・ボー）Ｋ対してデータの書込みを特徴とする
特許可信号全生成し上記分割データ種別通知信号線上の
信号が他の所定値をもっているときには上記後半分割デ
ータ・ボートに対するデータの書込みを特徴とする特許
可信号を生成する書込許可信号生成手段を設けたことを
特徴とするものでめる０以下１本発明を図面を参照しつ
つ説明する。The creation split data boat connected to the above data path, the latter half split data boat connected to the above data path, and the above internal boat busy 97 lip e70 tube and copy 7 lip 70 tube are all predetermined. If the signal on the divided data type notification signal line has a predetermined value on the condition that the divided data type notification signal line has a predetermined value, a special permission signal is generated for writing data to the first half divided data (baud) K, and the divided data The present invention is characterized in that a write permission signal generating means is provided for generating a special permission signal for writing data to the second half divided data boat when the signal on the type notification signal line has another predetermined value. The present invention will be described with reference to the drawings.
第１図は本発明の１実施例のブロック囚、第２図はその
動作を示すタイムチャートである。FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a time chart showing its operation.
第１図において、１は要求ＦＦ、２は要求受付ＦＦ、３
は内部ボート・ビジィＦＦ、４ＦｉコピーＦＦ、５は２
進計数器、６は２進計数器用ＦＦ。In FIG. 1, 1 is a request FF, 2 is a request reception FF, and 3
is internal boat busy FF, 4Fi copy FF, 5 is 2
Base counter, 6 is FF for binary counter.
７はデータ入力可能ＦＦ、８はボー）−アクセプト用Ｆ
Ｆ、９はデータ参レジスタ、ｌＯは前半分割データ・ボ
ナト、１１は後半分割データ・ボート、１２はデータ選
択レジスタ、１３−１と１３−２はパイプライン用レジ
スタ、１４と１５はセレクタ、１６はデータ・プール、
１７はデコーダ、＋ＩＮＴＰＢＳＹは内部ボート・ビジ
ィ信号で要求受付ＦＦに対するクロック・ディスエイプ
ル信号となるもの、＋ｃｏｐｙはコピー信号、−ＣＥＵ
Ｐは前半分割データ・ボートに対するクロック・イネー
ブル信号。7 is FF for data input, 8 is baud)-F for accept
F, 9 are data reference registers, IO is the first half divided data bonato, 11 is the second half divided data boat, 12 is the data selection register, 13-1 and 13-2 are pipeline registers, 14 and 15 are selectors, 16 is the data pool,
17 is a decoder, +INTPBSY is an internal boat busy signal that serves as a clock disable signal for the request reception FF, +copy is a copy signal, -CEU
P is a clock enable signal for the first half divided data boat.
−ＣＥＵＰは後半分割データ・ボー）Ｋ対するクロック
・イネーブル信号、ＰＯＲＴ ＡＣＣＥＰＴはリクエ
ストに対する応答信号、ＣＰＵは中央処理装置、ＭＣＵ
は記憶制御装置、ＤＩ ＵＰは前半分割データ、ＤＩ
ＬＯＷは後半分割データをそれぞれ示している。な
お、ＦＦはフリップ・フロップの略である。- CEUP is the clock enable signal for the second half divided data baud) K, PORT ACCEPT is the response signal to the request, CPU is the central processing unit, MCU
is the storage control unit, DI UP is the first half divided data, DI
LOW indicates the second half divided data. Note that FF is an abbreviation for flip-flop.
第１因に示すように、要求ＦＦＩ、２進計数器５、デー
タのレジスタ９およびセレクタ１４は中央処理装置ＣＰ
Ｕ０中に設けられ、残りの部分２゜３．４・・・・・・
・・・ は記憶制御装置ＭＣＵの中に設けられている。As shown in the first factor, the request FFI, binary counter 5, data register 9 and selector 14 are connected to the central processing unit CP.
Provided in U0, remaining part 2゜3.4...
... are provided in the storage control unit MCU.
要求ＦＦＩがセットされると、アクセス要求が信号線１
１？介して記憶制御装置ＭｃｔＪに送られる。信号＋Ｉ
ＮＴＰＢＳＹが論理「１」であると、要求受付ＦＦ２に
信号線１１上の信号が取込まれる。要求受付ＦＦ２がセ
ットされると、次に内部ボート・ビジィＦＦ３がセット
され、その次にコピーＦＦ４がセットされる。内部ボー
ト拳ビジィＦＦ３がセットされると、信号＋ＩＮＴＰＢ
ＳＹが「１」となり、コピーＦ’Ｆ４がセットされると
、信号十ｃｏｐｙが「１」となる。２進計数器５は７リ
ーランニング・クロックで動作するものであって、クロ
ックが入力される度にその内容が反転する。２進計数器
５の否定出力信号は信号線１２を介して２進計数器用Ｆ
Ｆ６に送られ、そしてクロック同期でこの中にラッチさ
れる。ゲート２２は、信号十ＩＮＴＰＢＳＹと信号十ｃ
ｏｐｙの両方が「０」又はいずれか一方が「０」の場合
に「１」を出力する。ゲート２２の出力はデータ入力可
能ＦＦ７にラッチされる。データ入力可能ＦＦ７がセッ
トされている状態の下で、２進計数器用ＦＦ６がセット
されると信号−ＣＥＵＰが「０」となり、２蓬計数器用
ＦＦ６がリセットされると信号−ＣＥＬＯＷが「０」に
なる。要求受付ＦＦ２がセットされ且つ信号＋ＩＮＴＰ
ＢＳＹが「０」のときＫはＦＦ８がセ・ツトされ、「１
」の信号ＰＯＲＴＡＣＣＥＰＴが記憶制御装置ｉｔＭｃ
Ｕから中央処理装置ＣＰＵへ送られる。データ・レジス
タ９の中のデータは前半分割データＤＩ ＵＰおよび
後半分割データＤＩ ＬＯＷに分割され、これらの分
割データはセレクタ１４に送られる。セレクタ１４は。When the request FFI is set, the access request is sent to signal line 1.
1? The data is sent to the storage control device MctJ via the storage controller MctJ. signal +I
When NTPBSY is logic "1", the signal on the signal line 11 is taken into the request reception FF2. When the request reception FF2 is set, the internal boat busy FF3 is set, and then the copy FF4 is set. When internal boat fist busy FF3 is set, signal +INTPB
When SY becomes "1" and copy F'F4 is set, the signal 0 copy becomes "1". The binary counter 5 operates with 7 running clocks, and its contents are inverted every time the clock is input. The negative output signal of the binary counter 5 is sent to the binary counter F via the signal line 12.
F6 and is latched into it with clock synchronization. The gate 22 receives the signal INTPBSY and the signal 0c.
If both opy are "0" or either one is "0", "1" is output. The output of gate 22 is latched into data input enable FF7. When the binary counter FF6 is set while the data input enable FF7 is set, the signal -CEUP becomes "0", and when the binary counter FF6 is reset, the signal -CELOW becomes "0". become. Request reception FF2 is set and signal +INTP
When BSY is “0”, K is set to FF8, and “1” is set.
” signal PORTACCEPT is sent to the storage controller itMc.
It is sent from U to the central processing unit CPU. The data in the data register 9 is divided into first half divided data DI UP and second half divided data DI LOW, and these divided data are sent to the selector 14 . The selector 14 is.
２進計数器５がｒＯＪのときには後半分割データＤＩ
ＬＯＷ’ｔデータ・パスＢ上に出力し、２進計数器５
が「１」のときには前半分割データＤＩ Ｕｐｔ−デ
ータ・バスＢ上に出力する。前半分割データ・ボート１
０は信号−ＣＥＵＰが「０」のときクロック同期でデー
タ・バスＢ上のデータを取込み。When the binary counter 5 is rOJ, the second half divided data DI
LOW't output on data path B, binary counter 5
When is "1", the first half divided data DI Upt is output onto the data bus B. First half split data boat 1
0 takes in data on data bus B in clock synchronization when signal -CEUP is "0".
後半分割データ・ボート１ｌＦｉ信号−ＣＥＬＯＷが「
０」のときにデータ・バスＢ上のブータラ取込む０前半
分割データ・ボー） １０の中のデータおよび後半分割
データ・ボート１１の中のデータはセレクタ１５ニ入力
される。セレクタ１５には、他装置（例ルばチャネルｅ
プロセッサや他の中央処理装置）から送られて米た前半
分割データＤＩ ＵＰおよび後半分割データＤＩ
ＬＯＷも入力される０セレクタ１５は重訳制御信号に従
って一組の前半分割データおよび後半の分割データ全選
択出力しも選択されたデータはデータ・プール１６に格
納される。Second half split data port 1lFi signal - CELOW is “
The data in the first half divided data boat 10 and the data in the second half divided data boat 11 are input to the selector 15. The selector 15 includes other devices (for example, channel e).
The first half divided data DI UP and the second half divided data DI are sent from the processor (processor or other central processing unit).
The 0 selector 15 to which LOW is also input selects and outputs a set of first half divided data and second half divided data in accordance with the retranslation control signal, and the selected data is stored in the data pool 16.
記憶制御装置ＭＣＵはパイプライン制御方式のものであ
り、アクセス要求元からのアクセス要求は記憶制御装置
ＭＣＵの優先選択回路（因示せず）に入力される。この
優先選択回路から出力されるアドレス情報やコントロー
ル情報はレジスタ１３−１にセットされ１次のタイミン
グでレジスタ１３−２にセットされる。レジスタ１３−
１から出力されるコントロール情報はデコーダ１７に入
力され、デコーダ１７の出力はデータ選択レジスタ１２
にセットされる。データ選択レジスタ１２の内容は１選
択制御信号としてセレクタ１５に送られる０第２図は第
１図の実施例のタイムチャートである。第２因におい？
、ＲＥＱはアクセス要求信号、ＤＩ ＵＰは前半分割
データ、ＤＩ ＬＯＷＦｉ後半分割データ、ＣＥＵＰ
、ＣＥＬＯＷは−ＣＥＵＰ、−ＣＥＬＯＷの逆極性の信
号、ＣＰＵ側のＣ０ＮＴ ＵＰは２進計蔽器５の値、
ＭＣＵ（ＩＩ のＣ０ＮＴ ＵＰは２進計数器用ＦＦ
６の値、ＤＩＥＮＦｉデータ入力可能ＦＦ７の値、ＤＩ
ＵＰＰＯＲＴは前半分割データ・ボート１０、ＤＩ
ＬＯＷ ＰＯＲＴは後半分割データ・ボート１１．Ｄ
Ｓはデータ選択用レジスタ１２、ＤＡＴＡ ＰＯＯＬ
はデータ・プール１６、Ｔ１はレジスタ１３−１゜Ｔ２
はレジスタ１３−２．Ｐは優先選択回路をそれぞれ示し
ている。The storage control unit MCU is of a pipeline control type, and an access request from an access request source is input to a priority selection circuit (not shown) of the storage control unit MCU. The address information and control information output from this priority selection circuit are set in the register 13-1 and then set in the register 13-2 at the primary timing. Register 13-
The control information output from 1 is input to the decoder 17, and the output of the decoder 17 is input to the data selection register 12.
is set to The contents of the data selection register 12 are sent to the selector 15 as a 1 selection control signal. FIG. 2 is a time chart of the embodiment of FIG. The second reason is the smell?
, REQ is an access request signal, DI UP is first half divided data, DI LOWFi is second half divided data, CEUP
, CELOW is a signal with the opposite polarity of -CEUP and -CELOW, C0NT UP on the CPU side is the value of the binary meter 5,
MCU (II C0NT UP is FF for binary counter
6 value, DIENFi data input possible FF7 value, DI
UPPORT is the first half divided data boat 10, DI
LOW PORT is the second half divided data port 11. D
S is data selection register 12, DATA POOL
is data pool 16, T1 is register 13-1゜T2
is register 13-2. P indicates a priority selection circuit, respectively.
＃１クロックで要求ＲＥＱ１が生成され、２進計数器５
が「１」になったとし、また＃０サイクル（＃０クロッ
クと＃１クロックの間）で信号ＩＮＴＰＢＳＹおよび信
号ｃｏｐｙが「０」であったとする。#1 clock generates request REQ1, and binary counter 5
Assume that the signal INTPBSY becomes "1" and that the signal INTPBSY and the signal copy are "0" in the #0 cycle (between the #0 clock and the #1 clock).
＃１クロックで前半分割データＤＩ ＵＰＩがデータ
・バスＢ上に送出され、要求受付ＦＦ２が「１」となり
、２進計数器用ＦＦ６が「１」となり。At #1 clock, the first half divided data DI UPI is sent onto the data bus B, the request reception FF2 becomes "1", and the binary counter FF6 becomes "1".
データ入力可能ＦＦ７が「１」となり、信号ＣＥＵＰが
「１」となる。また、＃ｌサイクルの中間で信号ＩＮＴ
ＰＢＳＹが「１」となり、信号ＰＱＲＴＡＣＣＥＰＴも
「１」となる。唖た、＃１サイクルで優先選択回路によ
る優先選択処理が行われる。The data input enable FF7 becomes "1" and the signal CEUP becomes "1". Also, in the middle of the #l cycle, the signal INT
PBSY becomes "1" and signal PQRTACCEPT also becomes "1". In cycle #1, priority selection processing is performed by the priority selection circuit.
この例では、図示の中央処理装置のアクセス要求が選択
されたとしている。In this example, it is assumed that the illustrated central processing unit access request has been selected.
＃２クロックで、２進計数器５は再び「１」となり、後
半分割データＤＩ ＬＯＷＩがデーターバスＢ上に送
出され２進計数器用ＦＦ６は「０」となり、データ入力
可能ＦＦ７の「１」状態は継続し、信号ＣＩＵＰが「０
」となり信号ＣＥＬＯＷが「１」となり、前半分割デー
タＤＩ ＵＰＩが前半分割データ・ボート１０に取込
まれ、優先選択回路から出力されるアドレス情報やコン
トロール情報はレジスタ１３−１にセットされる。１１
＃２サイクルの中間で信号ＰＯＲＴ ＡＣＣＥＰＴが
中央処３１［ｆａｌＣＰＵｉＣ取込ｆれ、信号ｃ ｏ
ｐ Ｙ’２＞Ｅ ｒｌ」トされる。At #2 clock, the binary counter 5 becomes "1" again, the second half divided data DI LOWI is sent onto the data bus B, the binary counter FF6 becomes "0", and the data input enabled FF7 becomes "1" state. continues, and the signal CIUP becomes “0”.
", the signal CELOW becomes "1", the first half divided data DI UPI is taken into the first half divided data boat 10, and the address information and control information output from the priority selection circuit are set in the register 13-1. 11
In the middle of the #2 cycle, the signal PORT ACCEPT is input to the central processor 31 [falCPUiC, and the signal co
p Y'2>E rl'' is applied.
＃３クロックで要求ＲＥＱ１はリセットされるはずだが
、このとき次のリクエストがめったとすると要求ＲＥＱ
２が生成される。ま次＃３クロックで２進計数器５は「
１」とされ、２進計数器用ＦＦ６が「１」とされ、デー
タ入力可能ＦＦ７がｒＯＪとされ、信号ＣＥＬＯＷが「
０」とされ、後半分割データＤＩ ＬＯＷＩが後半分
割データΦボート１１に取込まれ、データ選択制御レジ
スタ１２にデコーダ１７の出力がセットされ、レジスタ
１３−１の内容がレジスタ１３−２に移される。また、
＃３サイクルの中間で信号ＩＮＴＰＢＳＹは「ｏ」とさ
れ、セレクタ１５の出方はデータ・プール１６に格納さ
れる０
＃４クロックで２進計数器５は「１」とされ、後手分割
データＤＩ ＬＯＷ２がデーターバスＢ上に送出され
、要求受付ＦＦ２は信号ＩＮＴＰＢＳＹが「０」のため
クロックが入り５次の要求ＲＥＱ２がセットされ、２進
計数器用ＦＦ６は「ｏ」とされ、データ入力可能ＦＦ７
が「１」とされ、信号ＣＥＬＯＷが「１」とされ、優先
選択処理が開始される。この優先選択処理では図示のＣ
Ｐ ＵＣ）要求が選択されたとしている。ま友、＃４サ
イクル。中間で信号ｃｏｐｙが「ｏ」とされ、信号ＰＯ
ＲＴＡＣＣＥＰＴ２＞Ｅｒ１Ｊとサレ、信４ＩＮＴＰＢ
ＳＹが「１」とされる。Request REQ1 should be reset at clock #3, but if the next request rarely occurs at this time, request REQ
2 is generated. At the next #3 clock, the binary counter 5 reads “
1,” binary counter FF6 is set to “1,” data input enable FF7 is set to rOJ, and signal CELOW is set to “1.”
0'', the second half divided data DI LOWI is taken into the second half divided data Φ boat 11, the output of the decoder 17 is set in the data selection control register 12, and the contents of the register 13-1 are transferred to the register 13-2. . Also,
In the middle of the #3 cycle, the signal INTPBSY is set to "o", and the output of the selector 15 is stored in the data pool 16 as 0. At the #4 clock, the binary counter 5 is set to "1", and the latter divided data DI LOW2 is sent onto the data bus B, and the request reception FF2 is clocked because the signal INTPBSY is "0", and the 5th order request REQ2 is set, the binary counter FF6 is set to "o", and the data input enable FF7
is set to "1", the signal CELOW is set to "1", and the priority selection process is started. In this priority selection process, C
PUC) request has been selected. Mayu, #4 cycle. In the middle, the signal copy is set to "o", and the signal PO
RTACCEPT2>Er1J and Sale, Shin4INTPB
SY is set to "1".
＃５サイクルで２進計数器５が「ｏ」とされ、前半分割
データＤＩ ＵＦ４がデータ拳バスＢ上に送出され、
２進計数器用ＦＦ６が「１」とされ、データ入力可能Ｆ
Ｆ７のセット状態が継続され、信号ＣＥＵＰが「１」と
され、後半分割データＤＩＬＯＷ２が後半分割データ・
ボー） １１に格納され、優先選択回路の出力はレジス
タ１３−１に移される。In cycle #5, the binary counter 5 is set to "o", and the first half divided data DI UF4 is sent onto the data bus B.
FF6 for binary counter is set to “1” and data input is possible F
The set state of F7 continues, the signal CEUP is set to "1", and the second half divided data DILOW2 becomes the second half divided data.
11, and the output of the priority selection circuit is transferred to register 13-1.
また、＃５サイクルの中間で信号ＰＯＲＴ ＡＣＣＥ
ＰＴが中央処理装置ＣＰＵに取込まれる。Also, in the middle of #5 cycle, the signal PORT ACCE
PT is taken into the central processing unit CPU.
＃６クロツクでは、要求ＦＦＩが「０」とされ、前半分
割データＤＩ ＵＦ４が前半分割データ・ボー） １
０にセットされ、デコーダ１７の出力がデータ選択レジ
スタ１２にセットされ、レジスタ１３−１の内容はレジ
スタ１３−２に移される。＃６サイクルの中間では信号
ＩＮＴＰＢＳＹがｒＯＪとされも＃７クロツクではセレ
クタ１５の出力がデータ・プール１６に移される。At #6 clock, the request FFI is set to "0" and the first half divided data DI UF4 is the first half divided data baud) 1
0, the output of decoder 17 is set to data selection register 12, and the contents of register 13-1 are moved to register 13-2. In the middle of the #6 cycle, the signal INTPBSY is set to rOJ, and the output of the selector 15 is transferred to the data pool 16 at the #7 clock.
以上の説明から明らかなように、本発明によれば。As is clear from the above description, according to the present invention.
（イ）全データを一度に転送する場合に比較して、デー
タ・バスの幅が半分でよい。(b) Compared to the case where all data is transferred at once, the width of the data bus can be halved.
（ロ） ２本の分割データ種別通知信号線で転送分割デ
ータが前半のものか或は後半のものか全通知する場合に
比較して、分割データ種別通知線は１本でよい。(b) Compared to the case where two divided data type notification signal lines are used to notify whether the transferred divided data is the first half or the second half, only one divided data type notification signal line is required.
（ハ）データ種別通知信号線上の信号はフリーランニン
グΦクロックで動作する２進計数器によってｒｌＪと「
０」の値を交互にとって贋るだけでろるから、従来方式
に比しこの種の制御回路が簡単になる。(c) The signal on the data type notification signal line is converted into rlJ and "
This type of control circuit is simpler than the conventional system because all it takes is to alternately take and forge the value 0.
に）分割データの前半、後手に関係なく、どちらからで
もデータ全転送することが出来る。2) All data can be transferred from either side, regardless of the first half of the divided data or the second half.
等の効果を奏することが出来る。It is possible to achieve the following effects.
第１図は本発明の１実施例のプロ゛ツク図、第２図はそ
の動作を示すタイムチャートでおる。
１・・・要求ＦＦ、２・・・要求受付ＦＦ、３・・・内
部ボートｅビジィＦＦ、４・・・コピーＦＦ、５・・・
２進計数器、６・・・２進計数器用ＦＦ、７・・・デー
タ入力可能ＦＦ、８・・・ボート・アクセプト用ＦＦ、
９・・・データ・レジスタ、１０・・・前半分割データ
書ボート。
１１・・・後半分割データ・ボート、１２・・・データ
選択レジスタ、１３−１と１３〜２・・・パイプライン
用レジスタ、１４と１５・・・セレクタ、１６・・・デ
ーターブール％１７・・・デコーダ。
特許出願人 富士通株式会社
代理人弁理士 京 谷 四 部FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a time chart showing its operation. 1...Request FF, 2...Request reception FF, 3...Internal boat e-busy FF, 4...Copy FF, 5...
Binary counter, 6... FF for binary counter, 7... FF for data input, 8... FF for boat/accept,
9...Data register, 10...First half divided data write boat. 11... Second half divided data boat, 12... Data selection register, 13-1 and 13-2... Pipeline register, 14 and 15... Selector, 16... Data boolean %17. ··decoder. Patent Applicant: Fujitsu Limited Representative Patent Attorney Yotsube Kyotani
Claims (1)
送方式であって、要求信号線、データ・パスおよび分割
データ種別通知信号線を上記装装置Ａと装置Ｂとの間に
設け、上記装置Ａに、上記要求信号線に接続された要求
信号生成手段、転送されるデータが格納されるデータ・
レジスタ、該データ・レジスタの前半分割データと後半
分割データが入力されると共に出力側か上記データ・バ
スに接続されるセレクタ、および上記分割データ種別通
知信号線に接続されると共に上記セレクタを制御するフ
リーランニング・クロックで動作する２進計数器？設け
、上記装置１Ｂ４ｃ、上記要求信号線に接続された要求
受付手段、該要求受付手段に接続された内部ボート・ビ
ジィ・フリップ・フロップ核内部ボートｅビジィ・フリ
ップ・フロップに接続されたコピー・クリップ＠７０ツ
ブ、上記データ・バスに接続された前半分割データ・ボ
ート、上記データ・パスに接続された後半分割データ・
ボート、並びに上記内部ボ〜トφビジィ・７リツプ・フ
ロップおよびコピー・７リツプー７０ツブが共に所定の
状態値をもっていないことを条件として上記分割データ
種別通知信号線上の信号が所定値ｔもつときには上記前
半分割データ・ボートに対してデータの書込みを特徴と
する特許可信号を生成し上記分割データ種別通知信号線
上の信号が他の所定値をもってい゛るときには上記後A data transfer method that divides data and transfers it from device A to device B, in which a request signal line, a data path, and a divided data type notification signal line are provided between device A and device B. A is a request signal generation means connected to the above request signal line, and a data storage unit in which data to be transferred is stored.
a register, a selector into which the first half divided data and second half divided data of the data register are input and connected to the data bus on the output side; and a selector connected to the divided data type notification signal line and controlling the selector. A binary counter running on a free-running clock? and a copy clip connected to the internal boat e-busy flip-flop; @70 tube, the first half divided data boat connected to the above data bus, the second half divided data boat connected to the above data path
If the signal on the divided data type notification signal line has the predetermined value t, on the condition that the board and the internal ports φbusy 7 rip flop and copy 7 rip flop do not have the predetermined state value. A special permission signal for writing data is generated for the first half divided data boat, and when the signal on the divided data type notification signal line has another predetermined value,
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15104781A JPS5852713A (en) | 1981-09-24 | 1981-09-24 | Data transferring system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15104781A JPS5852713A (en) | 1981-09-24 | 1981-09-24 | Data transferring system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5852713A true JPS5852713A (en) | 1983-03-29 |
| JPS617667B2 JPS617667B2 (en) | 1986-03-07 |
Family
ID=15510131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15104781A Granted JPS5852713A (en) | 1981-09-24 | 1981-09-24 | Data transferring system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852713A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024667A (en) * | 1983-07-20 | 1985-02-07 | Nec Corp | Bus transferring circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016206648A1 (en) | 2015-06-26 | 2016-12-29 | 苏州宝时得电动工具有限公司 | Autonomous mobile device and wireless charging system thereof |
-
1981
- 1981-09-24 JP JP15104781A patent/JPS5852713A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024667A (en) * | 1983-07-20 | 1985-02-07 | Nec Corp | Bus transferring circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS617667B2 (en) | 1986-03-07 |
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