JPS5850773A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5850773A JPS5850773A JP56148217A JP14821781A JPS5850773A JP S5850773 A JPS5850773 A JP S5850773A JP 56148217 A JP56148217 A JP 56148217A JP 14821781 A JP14821781 A JP 14821781A JP S5850773 A JPS5850773 A JP S5850773A
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- 239000000758 substrate Substances 0.000 claims description 3
- 238000002955 isolation Methods 0.000 abstract description 6
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- 229910052710 silicon Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置、特に素子間が厚い酸
化膜で分離されたノ１イボーラ形トランジスタに関する
ものである。
化膜で分離されたノ１イボーラ形トランジスタに関する
ものである。
一般に集積回路は、一枚の半導体基板上に複数の回路素
子が互いに電気的に絶縁分離して形成されている。この
分離方法としては、高集積化および各種寄生容量の低減
１こよる高速箱が可能であることから分離酸化膜を形成
する方法が近年多く用いられている。
子が互いに電気的に絶縁分離して形成されている。この
分離方法としては、高集積化および各種寄生容量の低減
１こよる高速箱が可能であることから分離酸化膜を形成
する方法が近年多く用いられている。
第１図はこの様な従来の集積回路装置（Ｉ、Ｃ）に使わ
れるｎｐｎ トランジスタの平面図を、第２図はその素
子断面図を示す。
れるｎｐｎ トランジスタの平面図を、第２図はその素
子断面図を示す。
分離用に形成された厚い酸化膜（１０’０）によって囲
まれたＰ形シリコン基板の主面上の島状領域内にコンタ
ク層としてこのｎ及びｎ層（１）と、ベース層としての
Ｐ拡散）＠ （２）と、さらにその内にエミ゛ツタ層と
してＯｎ＋拡散層（３）が順次形成され、それぞｔｔ［
子表面にペース・コンタクト（４）、エミッタ・コンタ
クト（５）、さらにコレクタ・コンタクト（６）を介し
てＡ１等から成る電極配１ｉＩＩ（７）が接続されて０
る。
まれたＰ形シリコン基板の主面上の島状領域内にコンタ
ク層としてこのｎ及びｎ層（１）と、ベース層としての
Ｐ拡散）＠ （２）と、さらにその内にエミ゛ツタ層と
してＯｎ＋拡散層（３）が順次形成され、それぞｔｔ［
子表面にペース・コンタクト（４）、エミッタ・コンタ
クト（５）、さらにコレクタ・コンタクト（６）を介し
てＡ１等から成る電極配１ｉＩＩ（７）が接続されて０
る。
ここでベースコンタクト（４）の中心とエミッタ・コン
タクト（５）の中心を結ぶ延長線方向でのエミッタ拡散
１ｍ ’ （３）と酸化膜（１００）との間隔へ、およ
び上記と垂直方向でのエミッタ拡散層（３）と酸化膜（
１００）との間隔り、 （第１図参照）がトランジスタ
の接合歩留に影響を与えている。分離酸化膜（１００）
の様に厚い絶縁膜に起因する応力は、応用物理８９巻（
１９７０）Ｐ ５６１ ｉ中井康雄、渡辺正明「半導体
−絶縁膜の界面応力」に述べられている様に大きく、こ
れが原因で第８図に示すように５００個のトランジスタ
を並列に接続した時に接合がリークしてないものを良品
とするトランジスタ接合歩留が低下する。しかし応力は
酸化膜（１００）とＰ拡散層（２）との界面に集中して
おりエミッタ領域（ａ） （Ｐ −ｎ接＋ 合）が酸化膜（１００）より少し離れると接合歩留は良
くなる。ここで１１．＝１”４の時はシリコン島のコー
ナ（第１図中Ａで示す）での応力が最大である。
タクト（５）の中心を結ぶ延長線方向でのエミッタ拡散
１ｍ ’ （３）と酸化膜（１００）との間隔へ、およ
び上記と垂直方向でのエミッタ拡散層（３）と酸化膜（
１００）との間隔り、 （第１図参照）がトランジスタ
の接合歩留に影響を与えている。分離酸化膜（１００）
の様に厚い絶縁膜に起因する応力は、応用物理８９巻（
１９７０）Ｐ ５６１ ｉ中井康雄、渡辺正明「半導体
−絶縁膜の界面応力」に述べられている様に大きく、こ
れが原因で第８図に示すように５００個のトランジスタ
を並列に接続した時に接合がリークしてないものを良品
とするトランジスタ接合歩留が低下する。しかし応力は
酸化膜（１００）とＰ拡散層（２）との界面に集中して
おりエミッタ領域（ａ） （Ｐ −ｎ接＋ 合）が酸化膜（１００）より少し離れると接合歩留は良
くなる。ここで１１．＝１”４の時はシリコン島のコー
ナ（第１図中Ａで示す）での応力が最大である。
接合歩留の向上には、上記ハ＝ハを大きくしてやれば良
いが、一方ではベース領域（１）が増大して容）の増大
による周波数特性の低下や面積の増大による集積密度の
低下がおこる。
いが、一方ではベース領域（１）が増大して容）の増大
による周波数特性の低下や面積の増大による集積密度の
低下がおこる。
そこで本発明はベース面積をそれほど増加することなく
トランジスタ接合歩留を向上させること□を目的として
なされたものである。
トランジスタ接合歩留を向上させること□を目的として
なされたものである。
上述した様に応力が集中するのはコーナであるのでり、
＞１０μｍとしてコーナの影響を小さくすると第８図に
示す通り応力は辺からのみになって低下し、接合歩留は
向上する。
＞１０μｍとしてコーナの影響を小さくすると第８図に
示す通り応力は辺からのみになって低下し、接合歩留は
向上する。
従ッテ、今まで一般的に、コレクタ・コン９’）ト（６
）、ベースコンタクト（４）、エミッタコンタクト（５
）がこの順に一直線上に配置されたトランジスタにおい
て、ｎ＋＝’％としていたものを、第４図に示す様にｎ
、）ｎ、（Ｉ）１．は従来通りの大きさにする）とした
ことによりコーナの応力の影輸を小さくして、接合歩留
を向上することができた。
）、ベースコンタクト（４）、エミッタコンタクト（５
）がこの順に一直線上に配置されたトランジスタにおい
て、ｎ＋＝’％としていたものを、第４図に示す様にｎ
、）ｎ、（Ｉ）１．は従来通りの大きさにする）とした
ことによりコーナの応力の影輸を小さくして、接合歩留
を向上することができた。
ここでＤ１／Ｄ！の比であるが、これはトランジスタの
用途によって変わり、大電流動作でリーク電流レベルが
少しぐ、らい高くてもよいが、高速動作を要求されるも
のではできる限りＤｌ／Ｄ２はＩＩこ近くしなければな
らず、特性上から１．２程度のものになる。−万延電流
動作でリーク電流レベルが低くかつきびしいものではＤ
１／Ｄ２はできるかぎり大きくこれも特性上から２．０
程度のものに限られる。
用途によって変わり、大電流動作でリーク電流レベルが
少しぐ、らい高くてもよいが、高速動作を要求されるも
のではできる限りＤｌ／Ｄ２はＩＩこ近くしなければな
らず、特性上から１．２程度のものになる。−万延電流
動作でリーク電流レベルが低くかつきびしいものではＤ
１／Ｄ２はできるかぎり大きくこれも特性上から２．０
程度のものに限られる。
一般的には、ＤＩ／Ｄ２の比は１．５程度がもっとも使
用範囲が大きい。
用範囲が大きい。
本発明の他の適応として、不活性領域を厚い酸化膜で形
成したインチグレーティラド・インジェクション・ロジ
ック回路（ＩＩＬ）をとりあげる。
成したインチグレーティラド・インジェクション・ロジ
ック回路（ＩＩＬ）をとりあげる。
Ｉｔ Ｌは低電流動作であって、リーク電流はきびしく
制限される。
制限される。
第５図に於いて、コレクタ／ＩＩ（ホ）は上述の例での
エミッタ拡散層に相当し、ここでの接合歩留が１・Ｃの
歩留に影響を与える。ここで今まで通りルへの比を単に
大きくして歩留向上を図ることもできる。しかしベース
面積の増大にょる悪影蕾を防止するため第５図に示す様
に、インジェクタ部？めを両側に形成することにより実
質的にＤ１７ Ｄ、の比を大きくする方が、インジェク
タ効率の増大 実効ベース抵抗の減少などの利点をもっ
てかつ歩留の向上がおこなえて望ましい。
エミッタ拡散層に相当し、ここでの接合歩留が１・Ｃの
歩留に影響を与える。ここで今まで通りルへの比を単に
大きくして歩留向上を図ることもできる。しかしベース
面積の増大にょる悪影蕾を防止するため第５図に示す様
に、インジェクタ部？めを両側に形成することにより実
質的にＤ１７ Ｄ、の比を大きくする方が、インジェク
タ効率の増大 実効ベース抵抗の減少などの利点をもっ
てかつ歩留の向上がおこなえて望ましい。
以上ｎｐｎトランジスタについて上述したがｐｎｐトラ
ンジスタに適応できることはもちろんである。
ンジスタに適応できることはもちろんである。
本発明によれば、エミッタ拡散（Ｉ２Ｌではコレクタ拡
散）領域と分離酸化膜との距離（ζおいてＤ／ハの比を
１．２〜２．０にすることでコーナからの応力を低下さ
せベース面積をあまり増大させることなくトランジスタ
接合歩留を向上させることができる。
散）領域と分離酸化膜との距離（ζおいてＤ／ハの比を
１．２〜２．０にすることでコーナからの応力を低下さ
せベース面積をあまり増大させることなくトランジスタ
接合歩留を向上させることができる。
さらにＩ２Ｌにおいては、インジェクタを両側に形成し
て上記条件をベース面積の増大なく満すことができる。
て上記条件をベース面積の増大なく満すことができる。
第１図は従来のトランジスタを示す平面図、第２図は第
１図の断面図、第８図は距離へとトランジスタ接合歩留
との関係を示す線図、第４図は本発明をトランジスタに
適用した一実施例を示す平面図、第６図（ａ）及び（ｂ
）は本発明をトＬに適用した実施例を示す平面図及び断
面図である。 （１）・・・コレクタＪｍ、（２）・・・ベース７ｍｌ
、（３）・・・エミッタｌ−１（１）・・・Ｉ２Ｌのコ
レクタ層、Ｑｏｏ）・・・分離酸化膜。 第１図 第２図 特開昭５８− ５０７７３（３） 第３図 Ｄ２（、ｔｔべ）
１図の断面図、第８図は距離へとトランジスタ接合歩留
との関係を示す線図、第４図は本発明をトランジスタに
適用した一実施例を示す平面図、第６図（ａ）及び（ｂ
）は本発明をトＬに適用した実施例を示す平面図及び断
面図である。 （１）・・・コレクタＪｍ、（２）・・・ベース７ｍｌ
、（３）・・・エミッタｌ−１（１）・・・Ｉ２Ｌのコ
レクタ層、Ｑｏｏ）・・・分離酸化膜。 第１図 第２図 特開昭５８− ５０７７３（３） 第３図 Ｄ２（、ｔｔべ）
Claims (3)
- （１）半導体基板の主面上に形成され酸化膜で囲まれた
第１導電形の第１領域、この第１領域内に形成された第
２導電形の第２領域、′この第２領域内に形成された第
１導電形の第８領域、上記第１、第２、及び第８領域に
各々形成され互いに一直線上をなすコンタクトを備え、
上記酸化膜と第８領域との間に於ける上記直線方向の間
隔へをそれと直角方向の間隔ハより大きくしたことを特
徴とする半導体集積回路装置。 - （２） Ｉ％／１Ｉ）ａが１・、２から２．０の間にあ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 - （３）第１領域が、第２領域から離間した第２導電形の
第４領域を、第２領域と酸化膜との間に含有しているこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148217A JPS5850773A (ja) | 1981-09-19 | 1981-09-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148217A JPS5850773A (ja) | 1981-09-19 | 1981-09-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5850773A true JPS5850773A (ja) | 1983-03-25 |
| JPH0153514B2 JPH0153514B2 (ja) | 1989-11-14 |
Family
ID=15447886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56148217A Granted JPS5850773A (ja) | 1981-09-19 | 1981-09-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850773A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124880A (en) * | 1976-04-14 | 1977-10-20 | Hitachi Ltd | Semiconductor device |
| JPS5593258A (en) * | 1978-12-30 | 1980-07-15 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1981
- 1981-09-19 JP JP56148217A patent/JPS5850773A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124880A (en) * | 1976-04-14 | 1977-10-20 | Hitachi Ltd | Semiconductor device |
| JPS5593258A (en) * | 1978-12-30 | 1980-07-15 | Fujitsu Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0153514B2 (ja) | 1989-11-14 |
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