JPS58501643A - コンピユ−タ・メモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 コンピュータ・メモリ・システム 〔技術分野〕 本発明は、メモリが半導体チップのアレイを含み、アクセスされるデータ・ワー ドが各チップからのビット金倉むような大型メモリにおいて、高速のメモリ速度 でその欠陥全マツピングし、マツピングてれた欠陥を種類ごとに分類する装置に 関する。

〔背景技術〕

米１％許第６７０４６６６号は、コンピュータ・システムの使用によって生じた エラーの統計情報全自動的に収集する方式を教示している。エラーは訂正可能な エラーの数に関して分類される。しかし、特殊のエラーは、単に訂正可能又は訂 正不可能のエラーの数を計数しただけでは発見できない。

即ち、個々のエラーが相互に関係しているのかどうか、もし関係していれば、ど のような関係が存在するのかを、単純な計数値から引出すことはできない。

米国特許第４１７４５４７号は、他のエラー・ロギング手法を開示している。そ れによれば、メモリのアドレスされ選択されたロケーションからデータを読出す 時に生じり単一ピット・エラー及び複数ビット・エラーについて別個の記録が作 られる。しかし、個々のエラーの間に存在する関係については、何の表示も発生 されない。

米国特許第３９’１７９３３号は、メモリからアクセスされ（２） た同一ワード群に生じた訂正可能なエラーの数を追跡するエラー・ロギング方式 全説明している。訂正可能なエラーの予め設定された限度数が同一ワード群中で 生じると、注意信号が発生され、訂正不可能なエラーがそのワード群中に生じる 前に、予防の対策が構しられる。しかし、検出づれた個々のエラーの間に存在す る関係を監視する試みはなをれていない。

〔発明の開示〕

本発明は、メモリ・アレイの欠陥全分類すること、即ちそれら欠陥の種類及びメ カニズムに関して関係があるかどうか全決定することに関する。具体的には、既 知のデータ全メモリへ書込み、所定のシーケンスでデータを読出し、出力データ を既知の書込まれたデータと比較し、不一致（エラー）を計数することによって 、欠陥マツプがメモリに関して作られる。メモリ・アレイは、複数のチップの各 々の内部で、先ず順次のワード線によって走査され、次いで順次のビット線によ って走査されるように、シーケンスが選択される。アレイが走査される間に生じ たエラーの数に基いて、また既知の走査方向に基いて、欠陥の種類に関して決定 かな芒れる。そのような種類としては、ビット線全体のエラーであるか、ワード 線全体のエラーであるか、アレイ全体のエラーであるか、個別のピットのみのエ ラーであるかなどである。

メモリが半導体チップのアレイ金倉み、アクセスされたデータ・ワードが異った チップからのピッＩｆ含む場合、チップの列を選択し、次いでチップを先ずワー ド線ごとに走査しくろ）　特表昭５８−！’＋（１１６４３（２）次にピット線 ごとに順次に走査することによって、選択でれた列で各チップ全テストする手段 が設けられている。エラーは１つ又はそれ以上のレジスタで計数される。これら レジスタはエラーの総数、及び走査方向において連続したエラーのカラントラ累 積する。欠陥の種類、即ち検出された個々のエラーの間に存在する関係は、レジ スタにあるエラーの計数値から演鐸芒れる。その場合、所与の計数値を発生する ため、それぞれのチップが走査きれた方向が考慮に入れられる。波線された欠陥 の種類全表わす状況ワードが各チップについて形成される。

故障の種類（エラー・タイプ）を知ることによって、メモリの電気的再構成が可 能となる。即ち、エラー・ピットはアクセスてれたデータ・ワードの間に分散烙 れ、利用可能なエラー訂正手段によって、各データ・ワードにある残りのエラー ・ビット全訂正できるようにされる。エラー・タイプが不明であり、多数のエラ ー・ピットが存在する場合、所望の効率を有するメモリの再構成は達成すること ができない。エラー・タイプが本発明に従って分類される高速１生は、／ステム の通常の動作に対して分単位の短い中断？生じるのみで、エラーノマツヒンクヲ 完了孕せる。現在の技術に基＜マッヒング手法では、メモリ全走査する時に発見 された各故障ピットについてシステムの中断が生じるので、２桁台の時間の節約 が得られる。

（４、 図面の簡単な説明 第１図はメモリ走査の方向がエラー・タイプの決定因子に組込まれる、本発明の 最良実施例を示すブロック図、第２図はメモリ装置におけるセル・アドレスの通 常の割当てを示すダイヤグラム、第６図は第１図の実施例で使用場れるマルチプ レクサ・ゲートの１つを示すブロック図、第４図はメモリ走査の限定された領域 がエラー・タイプの形定因子に組込まれる他の実施例に関連したダイヤグラムで ある。

通常の補助コンポーネント（バッファ２、メモリ・バス３、メインテナンス・プ ロセッサ７）に関連して実行されるメモリ・チップ・アレイ１のエラー・マツピ ングは、本発明に従って、比較的ささやかなメモリ制御ハードウェア全追加する ことによって達成される。このハードウェアは行カウンタ４、アドレス・レジス タ６、セレクタ・スイッチング・ネットワーク５（デコーダ８及びＡＮＤゲート ９を含む）、排他的ＯＲゲート１０、カワフタ群１１及び１２、カウンタ・コン トローラ１３及び１４よジ成る。このハードウェア全追加することによって、メ モリ・チップ・アレイ１はエラーをマツプされることがでさ、かつそのエラーは 先行技術よりも何百倍も早い速度でタイプごとに分類されることができる。先行 技術によれば、メインテナンス・プロセッサ７によって診断ルーチンが走らされ 、正しく々いピットがメモリで発見される度に、メインテナンス・プロセッサ７ は中断される。それぞ（５） れの中断は処理のために数ミリ秒を要し、メモリにおけるエラー・ピットの数は 伺百何千という数になるので、単にメモリ・エラーを分類しないでそのま１リス トすれば、何時間という時間を要する。そのような多数のデータを記憶し、次い でそれを分類して、どのメモリ・チップがエラーを含むか全識別し、かつ発生し たエラーのタイプを決定することは、更に多くの時間を必要とする。

他方、高速のメモリ・マツピング及びエラー・タイプ分類は、フィールド・エン ジニアがメモリ・エラー全診断してそれを修理する能力を著しく高めるとともに 、メモリの自動的再構成を可能とするので、エラー・ピラトラ別個にアクセスさ れるデータ・ワードへ効果的に分散させることができ、それによってエラー訂正 回路は、各データ・ワードにおける残留エラー・ビラトラ処理することができる ように々る。

ここで第１図全参照すると、メモリ・チップ・アレイ１は２３０４個のチップよ り成るアレイであり、各チップは６４に個のビット全ｌする（ここでに−１０２ ４）。アレイ１は１２８に本の論理線を有し、各論理線は１１５２個のピット金 石するように構成される。各論理線は１６個のダブル・ワードを構成し、各ダブ ル−ワードは７２ビット’ｚ含む。各チップは、所与のダブル・ワードに対して １個だけのビラトラ与える。

アレイ１がアクセス嘔れる時、多くのチップ（例えば１１５２個のチップ）が能 動化づれる。各ダブル・ワードが７２（６） ピッ）’（ｊ肩する１６個のダブル・ワー［′について、：ｒ−夕の１本の１１ ５２ビツト紳がバッファ２へ接続される。バッファ２ヘデータを与える各チップ は、記憶アドレス・レジスタ６によって決定きれる同一のセル位置でアクセスさ れる。記憶アドレス・レジスタ６はメインテナンス・プロセッサ７の制御の下に ある。バッファ芒れたダブルワードの各々は、チップ行カウンタ４から線１９ヘ ダブルワード識別アドレスが印加芒れた時、メモリ・バス６上で７２個の並列ビ ットとして利用可能になる。行カウンタ４は線１５全介してプロセッサ７から？ ！Ｉｌ制御される。これは、多数のチップへ並列にアクセスしアクセス芒れたデ ータをバッファ２に記憶して後にメモリ・バスろへ転送することによって、比較 的低速アクセスのアレイ・チップより成るアレイ１の実効帯域幅を増加させるた めの、通常のバッファリング手法である。

データが１度バッファへラッチはれると、それは、線１９上のアドレスに応答し て７２ビツトのメモリ・バス６上全転送され１６個の順次のマノン・サイクルで セレクタ・スイツチング・ネットワーク５へ与えられる。プロセッサ７から来る 線２０上の信号に応答して、７２ビツト線の１つがネットワーク５（Ｃよって選 択てれ、その上の信号は、排他的ＯＲゲート１０へ印加される。ゲート１０は、 プロセッサ７から来る線１６を介して、２進の１又は２進の０値全受取る。

線１６上の信号は、前に通常の方法でアレイ１へ書込まれたブランケット・テス ト・パターンに従って決定烙れる。こ（７）　衿表昭５３−！１０１Ｇ４″１（ ３）のテスト・パターンは、メインテナンス御によって、エラー・マツピングの ためにアレイ１へ書込マれたものである。テスト・パターンはオール１かオール ０であることが望ましいが、他のデータ・パターンであってもよい。エラー・マ ツピング・パターンが始まった時、メインテナンス・プロセッサ７は、１又は０ のブランケット・パターンをアレイ１へ全面的に書込む。次いでこのデータは、 後に詳述するシーケンシャルな方法で読出でれる。その詳細な説明は省略すると して、ブランケット・パターンの１本の論理線（１１５２ビツト）がアレイ１が らバッファ２へ転送系れた後、その論理線は、線１９へ印加芒れた各アドレスに ついて、１時に１ダブルワード（７２ビツト）単位で、バッファ２からネットワ ーク５へ転送系れる。ネットワーク５は、７２ビツトの中の１ビラトラ選択して 、グー）１０へ印加する。

ゲート１０では、各ダブルワードの選択てれたビットが、メインテナンス・プロ セッサ７から線１６葡介して印加された信号の正しい値と比較てれる。

ゲート１０によって発生子れたエラー・ピッ）１表す不一致信号は、カウンタ・ コントローラ１３及び１４−印加きれる。各コントローラは加算器及びオーバフ ロー検出器を含む。

更に、コントローラ１３は選択妊れたカウンタをゼロへリセットする「ゼロ・リ セット回路」を含む。この回路は、グー）１０からの信号出力が一致ケ示す時、 カウンタ全リセットする。各カウンタ群１１及び１２の各々にある１個のカラン （８） りが線１９上のアドレスによって選択される。各カウンタ群する１６個のカウン タを含む。従って、選択でれたビットがバッファ２のアドレスてれたダブルワー ド内でエラーであれば、アドレスてれたダブルワードに対応するカウンタが、カ ウンタ群１１及び１２の各々で増加される。カウンタ群１１の各カウンタは、エ ラー無しを示す　致信号がゲート１０の出力に生じる度にリセット芒れる。カウ ンタ群１２のカウンタはそうではない。

ここで注意すべＡは、各ダブルワード識別アドレスは、アレイ１にある７２個の チップのそれぞれの行を指定することである。これらの各チップは、ネットワー ク５へ印加σれた７２ビツトのダブルワード１ビットヲ与える。排他的ＯＲゲー ト１０ば、ダブル・ワード識別アドレスが１６個のアドレスの群全通ってリプル する時、１時に選択芒れたダブルワードの１ビツトを検査する。各ダブルワード が、ダブルワード識別アドレスによって選択芒れたバス上に置かれる時線２０上 の信号によって選択芒れたピッ（位置か、０又は１のいずれかと排他的ＯＲ結合 てれる。これらの９又は１は、始めにメモリ全体・＼書込貰れ念データ全表わし 、読出芒れつつある各ビットの期待（正しい）値ケ表わす。排他的ＯＲ結合の結 果は、カフ；・夕群１１及び１２へ、送られる。各カウンタ群にあるカウンタの １−）がダブルワード識υ［、］アト’　ｌ／　、７．値に基いて選択妊れ、排 他的ＯＲ結合の結果によって増加てれる。従つ（９） て、カウンタ群１２は、メモリ１の１６個のチップで発見てれた正しくないビッ トの総数全カウントする。

カウンタ群１２のカウンタは、名目的に１６ビツトの幅を有し、かつオーバフロ ー・ラッチに！するので、最大６５５３６個のエラーを累積する。この数はチッ プにあるビットの数である。実際には、カウンタは例えば１２ビツトの幅及びオ ーバフロー・ラッチ−・、制限することができる。何故ならば、４０９６個のビ ット・エラーを■するチップが、通常、「集団エラー」として分類されるからで ある。カウンタ群１１にあるカウンタは、カウンタ群１２にあるカウンタ群と同 じように動作するが、全く同じではない。論理線の各ダブルワードがバス上に現 われる時、ダブルワード識別アドレスは、カウンタ群１１にある１６個のカウン タの１つ全選択する。もし排他的ＯＲ結合の結果が「１」であれば、カウンタ群 １１の選択゛されたカウンタが増加芒れる。しかし、正しいデータの読出しを示 す「０」の結果であれば、選択芒れたカウンタはゼロへリセッｈ−ｇれる。各カ ウンタは名目的に７ビツト幅であり、オーバフロー・シノチ孕万する。それによ って、各カウンタは１２７個の順次のエラー全計数することができるとともに、 １２８番目のシーケンシャル・エラーでオーバフロー・ラッチ全セットすること ができる。オーバフローー・ラッチは、排他的ＯＲ結合の結果がゼロであるｋめ 、カウンタがゼロへリセットされた時でも、セットてれた１寸である。

従って、１６チツプの６４に個のビット’ｌ読出（７た後に、カ（１＋１） ウンタ群１１にある各オーバフロー・ランチは１２８個以上のンーケンンヤル・ エラー・ビットが各チップから読出きれたかトウ７Ｊ−”ｒ示す。もしオーバフ ロー・ランチかセットさＱていれば、それは論理線がメモリから読出された順序 に従って、対応するチップがワード線の故障であるかピント線の故障であるかを 示す。

論理線が読出ばれる順序は、行／列選択論理によって制御される。制御の具体的 方法は、アレイ・チップにあるセルの行及び列の構成に依存する。典型的な例で は、各チップは、５１２行及び１２８列として構成され、セル・アドレスは第２ 図に示されるように割当てられる。

１６ピツト・カウンタ（例えば第１図のカウンタ１７）は、６４　ｋ個のセルの 全て全アドレスするために必要である。各行を横切って順次に読出すためには、 アドレスは０．１．２・・・・・・、１２６．１２７．１２８、・・・・・・６ ５５ろ４．６５５３５の順序で与えられる。列を下方へ順次に読出すためには、 アドレスは０．１２８．２５６、・・・・・・６５４０８．１．１２９．２５７ 、・・・・・・６５４０７．６５５３５の順序で与えられる。これら２つの異っ た計数シーケンスは、第１図のマルチプレクサ・セレクタ１８に含１れる１６個 のマルチプレクサ・ゲートと共に達成される。第６図に水系れるように、各マル チプレクサ・ゲートはＡＮＤゲート２３及び２４、ＯＲゲート２１、インバータ ２２を含む。

Ｂ選択モードにおいて、マルチプレクサは単にカワンタ値ヲ直接アレイ１のアド レス・デコーダ（図示せず）へ送り、従ってカウンタが増加する時、アレイ・ア ドレスは０，１．２・・・・・・、１２７．１２８、・・・・・・、６５５ろ５ の値をとる。

しかしへ選択モードにおいて、カウンタの最も早く変化するビット（ビット１５ ）はアレイ・アドレスのビット８として転用芒れ（他のビットは同じようＶこン フトされる）、カウンタ１７が増加てれるにつれて、アレイ・アドレスの最初の ５１２個の値は０．１２８．２５６、・・・・、６５４１’１８となる。

カウンタ１７の５１６番目の値は５１２である。これはビット位置６に１があり 、他の全ての位置にはゼロがあることによって表わされる。Ａ選択モードにおい て、カウンタのビット位置６は、アレイ・アドレスのビット位置１５として使用 され、従って、アレイ・アドレスの５１３番目の値は単に「１」である。へ選択 モードでは、チップにおけるセルの列を順次に下方へ読出すため、アレイ・アド レスが第２図に水系れる順序を正確にたどることが分る。

メモリの線の半分を通る１回のバスが完了すると、同じチップに関連した１対の カウンタ群の各々が感知され、次の規則に従って、メインテナンス・プロセッサ ７に、ｌ：って４ビツトの「チップ状況」バイトへエンコードされる。もしカウ ンタ群１２のカウンタにあるビット・カウントが≦７であれば、その数が状況バ イトとなる。００００は完全な（故障のない）チップを示す。もし上記ビット・ カウントが〉７であれば、（１２） 状況バイトの高順位ビットがセットでれる。もしカウンタ群１２にあるカウンタ のオーバフロー・ラッチがセット芒れていれば（又は、そのカウントが成る大き な限界値より大であれば）、状況バイトの第２ビツトがセットされる。カウンタ 群１１にあるカウンタのオーバフロー・ラッチは、論理線が読出される順序に従 って、状況バイトの第６又は第４ビット位置へセット芒れる。もしメモリから読 出きれる論理線の順序が、チップ・ビット線アドレスが遅く増加ちれ、ワード線 アドレスが早く増加されるようなものである場合、カウンタ群１１にあるカウン タのオーバフロー・ラッチは、チップ状況バイトの第４ビット位置に置かれる。

もし読出される論理線の順序が、チップ・ワード線アドレスが遅く増加され、ビ ット線アドレスが早く増加嘔れるようなものである場合、カウンタ群１１にある カウンタのオーバフロー・ラッチは、チップ状況バイトの第６ビット位置に置か れる。

各チップの最終状況バイトは、次の条件に基づき、アレイ１で実行された４つの 完全彦バスから生じた状況バイトに従って構成てれる。

オール０全書込まれたメモリで、早く増加するビット線アドレスの順序で読出芒 れる。

オール０全書込まれたメモリで、早く増加するワード線アドレスの順序で読出さ れる。

オール１全書込まれたメモリで、早く増加するピノ）！アドレスの順序で続出て れる。

（１３） オール１を書込まれたメモリで、早く増加するワード線アドレスの順序で読出さ れる。

もし４個の状況バイトの全てが、ゼロに等しい高順位ビットを有すれば、それら ４個の状況バイトは、最終の状況バイトを発生するためＯＲ結合される。もし４ 個の状況バイトのいずれかが、１に等しい高順位ピッ）ｋ有すれば、最終の状況 パイ）ｋ発生するため、１に等しい高順位ピッｌ−’に有するバイトのみが相互 にＯＲ結合てれる。状況バイトのこの結合は、通常のプログラミング手法を用い て、メインテナンス・プロセッサの中で達欣逼れる。

各チップの最終状況バイトは次のように解釈される。

００００　完全チップ ０００１−０１１１チツプはいくつかの分散した不良セルを有する。

１０００　チップ８個以上の分散した不良セルラ肩する。

１００１　チップは１つ又はいくつかのワード線の欠陥を有する。

１０１０　チップは１つ又はいくつかのビット線の欠陥を有する。

１０１１　チップはいくつかのワード線の欠陥及びいくつかのビット線の欠陥ヲ 育する。

１１００　チップは多数の欠陥ケ有するが、ワード線又はビット線の全体的欠陥 ではない。

（１４） １１０１　チップはワード線の欠陥を含む多くの欠陥を有する。

１１１０　チップはビット線の欠陥を含む多くの欠陥を有する。

１１１１　チップは２つの次元で多くの欠陥を有する。

再生不可能チップであるかも知れない。

要するに、メインテナンス・プロセッサ７は、次のステップ・シーケンスをとる ことをメモリ制御装置へ命令することによって、欠陥マツピング動作全監視する ようにプログラム化される。

（１）　アレイ１は、テストされる１６個のチップの各群について、オール・ゼ ロへクリア芒れる。

（２）　セレクタ・スイッチング・ネットワーク５は、選択された位置ヘセット される（７２個の位置の１つ）。

（３）期待値（線１６）がゼロへセット逼れる。

（４）　カウンタ群１１及び１２にあるカウンタ及びそれらのラッチがクリアさ れる。

（５）アレイ１０１部分が、前述したようにして、早く増加すルヒット線アドレ スの順序で続出てれる。このアドレス順序は、チップの１つの列における１６個 のチップの各々にある６４に個のアドレスの全てをカバーする。

（６）１６個の部分的なチップ状況バイトがエンコードＧ　ｈ　Ｈ’ｃ憶てれる 。

（７）ネットワーク５が次の順次の位置へセット−ａれる。

（８）１６個のチップより成る次の群について上記（３）　−（５）のステップ を繰返す。

（９）ネットワーク５の全てのセツティング（ｏ−７１）ｋ繰返すＯ ａ＊　アレイ１の次の部分について、ステップ（２）　−（９）　’に繰返す。

αつ　ワード線アドレスが前述したように早く増加するようにアドレス順序を設 定することを除いて、ステップ（２）　−＜１０　’ｋ　’４行する。

（２）線１６上の期待値が１ヘセツトされること全除いて、メモリ内容をオール １ヘセツトし、ステップ（２）−（ロ）全実行する。

（ト）それぞれが４ビツトヲ有する２３０４個のチップ状況バイト全得るため、 前述した論理に従って、部分的チップ状況バイトを結合する。

上記のステップは、オールＯ又はオール１をアレイ１へもつと度々書込むという 手間ヶかけても、部分的チップ状況バイトに必要な記憶容量全減少尽せるため、 再配列てれてよい。

更に、時間とハードウェアの釣合いヶとることが可能である。１６個のカウンタ を含むカウンタ群１１及び１２は、２個のレジスタ？含むように変更てれてよく 、その場合、アレイ１へ回数にして１６倍のアクセスを実行する手間をがけるこ とによって、論理が単純化される。アレイ１全構成するチップの全てにあるデー タを得る時間は、５がら乙のファクタだけ増加する。もし時間がクリテカルなフ ァクタであれば、もつと多くのカヮンタ群盆並列に走らせることができる。

（１６） 他方、メモリ欠陥を識別し分類するのに必要なハードウェアの量は、メインテナ ンス・プロセッサ７でもっと多くのソフトウェアを使用することによって減少芒 せることができる。

これは、チップの中で生じる異ったタイプの欠陥・は欠陥カウントの異ったパタ ーンを生じるという事実に注目することによって可能となる。第４図はチップ欠 陥に共通の４つのタイプと、４分の１チツプごとに計数される欠陥カウントのパ ターンを示す。チップの４分の１はダラシ線で識別逼れる。数字はそれぞれの４ 分の１チツプに存在する欠陥力ワン）’に表わす。単に各チップの４分の１部分 にある欠陥の総数をとることによって、どのようなタイプの欠陥がチップ上に存 在するか全容易に知ることができる。これは非常に単純なハードウェアを使用す ることによって可能である。その場合、第１図の２個の１６ワード・エラー・カ ウンタは、チップの１行のみが能動化される時に付勢される単一のゲート・カウ ンタによって置換でれる。メインテナンス・プロセッサは、問題トシテイる行の 識別情報全比較回路へ与え、カウンタは、行カウンタ・アドレスが選択でれた行 に等しい時にのみ能動化石れる。

メインテナンス・プロセッサは、メモリ制御装置がメモリの４分の１部分（即ち 、１６３８４個のアドレス）全処理する度に、中断てれかつカウンタ全読取る。

全体のメモリが２度読出された時（１度は１のブランケット・パターンを書込み 、他の１度はＯのブランケット・パターン全書込んで）、メインテナンス・プロ セッサは検出てれた欠陥カラン）ｋ結合す（１７） ることかでき、かつどのようなタイプの欠陥が存在するかを決定することができ る。しかし、この方式によって欠陥マツプを形成するのに要する時間は、第１図 に示されるハードウェアを使用する場合よりもはるかに長い。

説明した規則全実行して、カウンタ群１１及び１２に生じたカウント値に基いて 状況パイ）ｋ形成するため、メインテナンス・プロセッサ７をプログラミングす ることなどの直裁な手法については、詳細な説明を省略していることが当業者に は明らかであろう。

Claims (1)

1. 【特許請求の範囲】 信号記憶ロケーションの配列を含むチップより成り、上記ロケーションへ既知の データを導入した後そのデータを読出して上記既知のデータと比較することによ ってエラー・データの存在を決定するように構成されたコンピュータ・メモリ・ システムにおいて、上記ロケーションへ書込まれた既知のデータ全所定のシーケ ンスで読出す手段と、上記ロケーションの全体から読出されるエラー・データの 数葡第１の数として計数する手段と、上記ロケーションの順次の１つから読出系 れるエラー・データの数？第２の数として計数する手段と、上記第１及び第２の 数及び上記所定のシーケンスを考慮に入れて上記エラー・データの種類を決定す る手段と全具備するコンピュータ・メモリ・システム。 （１）