JPS584954A - 樹脂封止型半導体メモリー装置 - Google Patents
樹脂封止型半導体メモリー装置Info
- Publication number
- JPS584954A JPS584954A JP56102597A JP10259781A JPS584954A JP S584954 A JPS584954 A JP S584954A JP 56102597 A JP56102597 A JP 56102597A JP 10259781 A JP10259781 A JP 10259781A JP S584954 A JPS584954 A JP S584954A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- resin
- semiconductor memory
- filler
- memory element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85909—Post-treatment of the connector or wire bonding area
- H01L2224/8592—Applying permanent coating, e.g. protective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積度の高い半導体メモリー装置およびその製
造法に関する。１６ ｔｈ Ａｎｎｕａｌｐｒｏｃｅｅ
ｄｉｎｇｓ ｏｆ １９７８ １ｎｔｅｒｎａｔｉｏｎ
ａｌｌｅｌｉａｌ）ｉｌｉｔｙ ｐｈｙｓｉｃｓ Ｓｙ
ｍｐｏｓｉｕｍ、 Ａｐｒｉｌｌ ８−２０，１９７８
．Ｓａｎ ＤｉｅｇＯｔＵ、８．Ａｖｐｐ、ａａ−４０
に掲載されたＡ Ｎｅｗ ｐｈｙｓｉｃａ１ＭｅＣｈ３
ｎｉＢｍ ｆｏｒ ｆ３０ｆｔ ｉ：ｒｒｏｒｓ ｉｎ
１）ｙｎａｍｉｃＭ６ｍｏｒｉｅｓ”によると高集積
度を有する半導体メモリー素子にα線が入射すると、＠
′１”→″′０”あるいは′０”→″１”の情報逆転、
所謂、５ｏｆｔ ｅｒｒｏｒが起ることが報告されてい
る。このα線は半導体メモリー素子の封止材料であるセ
ラミック、金属あるいはモールド樹脂などに含まれる微
量のウランおよびトリクλが主な線源である。
造法に関する。１６ ｔｈ Ａｎｎｕａｌｐｒｏｃｅｅ
ｄｉｎｇｓ ｏｆ １９７８ １ｎｔｅｒｎａｔｉｏｎ
ａｌｌｅｌｉａｌ）ｉｌｉｔｙ ｐｈｙｓｉｃｓ Ｓｙ
ｍｐｏｓｉｕｍ、 Ａｐｒｉｌｌ ８−２０，１９７８
．Ｓａｎ ＤｉｅｇＯｔＵ、８．Ａｖｐｐ、ａａ−４０
に掲載されたＡ Ｎｅｗ ｐｈｙｓｉｃａ１ＭｅＣｈ３
ｎｉＢｍ ｆｏｒ ｆ３０ｆｔ ｉ：ｒｒｏｒｓ ｉｎ
１）ｙｎａｍｉｃＭ６ｍｏｒｉｅｓ”によると高集積
度を有する半導体メモリー素子にα線が入射すると、＠
′１”→″′０”あるいは′０”→″１”の情報逆転、
所謂、５ｏｆｔ ｅｒｒｏｒが起ることが報告されてい
る。このα線は半導体メモリー素子の封止材料であるセ
ラミック、金属あるいはモールド樹脂などに含まれる微
量のウランおよびトリクλが主な線源である。
したがって、この封止材料からウランおよびトリラムを
除去してやれば上述の問題は解決するわけである。そし
て、前記報告書においては、封止材料を精製することに
よってウランおよびトリウムの含蓄を少なくする試みが
なされているが、高度に精製することは工業的に極めて
困難であるということも報告されている。このため、封
止材料の精製による５ｏｆｔ ｅｒｒｏｒの問題解決は
、実用上困難であると考えられていた。
除去してやれば上述の問題は解決するわけである。そし
て、前記報告書においては、封止材料を精製することに
よってウランおよびトリウムの含蓄を少なくする試みが
なされているが、高度に精製することは工業的に極めて
困難であるということも報告されている。このため、封
止材料の精製による５ｏｆｔ ｅｒｒｏｒの問題解決は
、実用上困難であると考えられていた。
ところが、本発明者らは封止材料の精製について種々検
討を進めている際、ウランおよびトリウムの含量がある
値以下になるとα線による５ｏｆｔｅｒｒｏｒ現象が急
激に減少ないし起らなくなることを発見した。
討を進めている際、ウランおよびトリウムの含量がある
値以下になるとα線による５ｏｆｔｅｒｒｏｒ現象が急
激に減少ないし起らなくなることを発見した。
本発明の目的はα線による５ｏｆｔ ｅｒｒｏｒを生じ
ない高集積度半導体メモリー装置を提供することにある
。
ない高集積度半導体メモリー装置を提供することにある
。
本発明の半導体メモリー装置は、封止材料から入射する
α線により５ｏｆｔ ｅｒｒｏｒを起す集積度を有する
半導体メモリー素子およびそれを封止する封止体（ｐａ
ｃｋａｇｅ ）を含む半導体メモリー装置において、前
記メモリー素子と封止体との間の樹脂だことを特徴とす
る。
α線により５ｏｆｔ ｅｒｒｏｒを起す集積度を有する
半導体メモリー素子およびそれを封止する封止体（ｐａ
ｃｋａｇｅ ）を含む半導体メモリー装置において、前
記メモリー素子と封止体との間の樹脂だことを特徴とす
る。
本発明によれば、前述の通り、ウランおよびトリウムの
総含量が１ｐ、ｐ、ｂ、以下で、かつ０．２ｐ、ｐ、ｂ
、より多い樹脂状物（以下、単に高純度樹脂状物と略記
する。）を含むα線遁へい層を設けたことにより、５ｏ
ｆｔ ｅｒｒｏｒの発生が著しく少ないか、もしくは実
質的に起らない高集積度を有する半導体メモリー装置を
得ることができる。
総含量が１ｐ、ｐ、ｂ、以下で、かつ０．２ｐ、ｐ、ｂ
、より多い樹脂状物（以下、単に高純度樹脂状物と略記
する。）を含むα線遁へい層を設けたことにより、５ｏ
ｆｔ ｅｒｒｏｒの発生が著しく少ないか、もしくは実
質的に起らない高集積度を有する半導体メモリー装置を
得ることができる。
５ｏｆｔ ｅｒｒｏｒは電気回路的手段によって補正す
ることが可能であり、これによシ、コンピュータなどの
機器の信頼性を確保することができる。しかし、一般に
言われているように、メモリー素子自体（７） ５ｏｆ
ｔ、ｅｒｒｏｒ率が１０００フイツトを超えている場合
にはもはや電気回路手段による機器の信頼性確保は難か
しくなる。したがって、メモリー素子自体の５ｏｆｔ
ｅｒｒｏｒ発生率を１０００フィツト以内に抑えること
は重要な意味を有するものである。
ることが可能であり、これによシ、コンピュータなどの
機器の信頼性を確保することができる。しかし、一般に
言われているように、メモリー素子自体（７） ５ｏｆ
ｔ、ｅｒｒｏｒ率が１０００フイツトを超えている場合
にはもはや電気回路手段による機器の信頼性確保は難か
しくなる。したがって、メモリー素子自体の５ｏｆｔ
ｅｒｒｏｒ発生率を１０００フィツト以内に抑えること
は重要な意味を有するものである。
本発明者らはウランおよびトリウムの総含量が１ｐ、ｐ
、ｂ、 付近を超えると６０（ｉ ｅｒｒｏｒの発生
率が急激に増大することを見出し、これにより本発明を
完成したものである。以上のことから、１ｐ、ｂ、ｂ、
付近に臨界性が存在することが明白であり、本発明は極
めて有効であることがわかる。
、ｂ、 付近を超えると６０（ｉ ｅｒｒｏｒの発生
率が急激に増大することを見出し、これにより本発明を
完成したものである。以上のことから、１ｐ、ｂ、ｂ、
付近に臨界性が存在することが明白であり、本発明は極
めて有効であることがわかる。
また、０．２ｐ、ｐ、ｂ、より多いという限定理由は精
製の容易さを配慮した（のである。
製の容易さを配慮した（のである。
本発明でいう樹脂状物とは合成樹脂、天然樹脂、合成ゴ
ムあるいは天然ゴムなどのポリマである。
ムあるいは天然ゴムなどのポリマである。
合成によって得られるポリマは、モノマを蒸留、再結晶
などにより精製したのち重合することにより比較的容易
に高純度のものを合成できる。また、本発明に用いられ
る樹脂状物の具体的例としては、ポリイミド、ポリアミ
ド、ポリベンズイミダゾール、ポリアミドイミド、ポリ
イミドイソインドロキナゾリン、エポキシ樹脂、フェノ
ール樹脂、ジアリルフタレート樹脂、フッ素樹脂、ポリ
エステル樹脂、シリコーン樹脂、ポリシリケート樹脂な
どがある。上記樹脂吻状には遮へい層の７物理的性質を
改善する目的のために各種のフィラーを配合することも
可能である。勿論、フィラーとしては、該フィラー中に
含まれるウランおよびトリウムの含量が前述の条件を満
たすように精製ζ除去した高純度のものでなければなら
ない。即ち、ウランおよびトリウムの総含量が樹脂状物
およびフィラーの全体量に対し、１ｐ、ｐ、ｂ、以下で
、かつ０、２１） 、 ｐ、 ｂ 、よシ多い量となる
ように精製されたフィラーである。ここで、高純度のフ
ィラーとしては、有機金属化合物、例えばテトラメチル
シラン、ジメチルジメトキシシラン、トリクロルシラン
、テトラエトキシシラ／ウジメチルジクロルシラン、ジ
フェニルジクロルシランなどのケイ素化合物、アルミニ
ウムトリイソプロピレート、モノー窩−ブトキシアルミ
ニウムジイソプロピレート、アルミニウムトリブチレー
ト、エチルアセトアセテートアルミニウムジイソプロピ
レート、アルミニウムトリス（エチルアセテート）など
のアルミニウム化合物、ジルコニウムテトラキスアセチ
ルアセトナートなどのジルコニウム化合物、すリチル酸
亜鉛、オクタン酸亜鉛などの亜鉛化合物。
などにより精製したのち重合することにより比較的容易
に高純度のものを合成できる。また、本発明に用いられ
る樹脂状物の具体的例としては、ポリイミド、ポリアミ
ド、ポリベンズイミダゾール、ポリアミドイミド、ポリ
イミドイソインドロキナゾリン、エポキシ樹脂、フェノ
ール樹脂、ジアリルフタレート樹脂、フッ素樹脂、ポリ
エステル樹脂、シリコーン樹脂、ポリシリケート樹脂な
どがある。上記樹脂吻状には遮へい層の７物理的性質を
改善する目的のために各種のフィラーを配合することも
可能である。勿論、フィラーとしては、該フィラー中に
含まれるウランおよびトリウムの含量が前述の条件を満
たすように精製ζ除去した高純度のものでなければなら
ない。即ち、ウランおよびトリウムの総含量が樹脂状物
およびフィラーの全体量に対し、１ｐ、ｐ、ｂ、以下で
、かつ０、２１） 、 ｐ、 ｂ 、よシ多い量となる
ように精製されたフィラーである。ここで、高純度のフ
ィラーとしては、有機金属化合物、例えばテトラメチル
シラン、ジメチルジメトキシシラン、トリクロルシラン
、テトラエトキシシラ／ウジメチルジクロルシラン、ジ
フェニルジクロルシランなどのケイ素化合物、アルミニ
ウムトリイソプロピレート、モノー窩−ブトキシアルミ
ニウムジイソプロピレート、アルミニウムトリブチレー
ト、エチルアセトアセテートアルミニウムジイソプロピ
レート、アルミニウムトリス（エチルアセテート）など
のアルミニウム化合物、ジルコニウムテトラキスアセチ
ルアセトナートなどのジルコニウム化合物、すリチル酸
亜鉛、オクタン酸亜鉛などの亜鉛化合物。
オクタン酸鉛、テトラＺ工、ニル鉛などの鉛化合物。
オクタン酸スズ、テトラフェニルスズなどのスズ化合物
などを蒸留、再結晶などにより精製したのち、空気中や
酸素中で加熱酸化やプラズマ酸化した酸化物あるいは窒
化物などが好適である。なお、上記原料の酸化に先だち
、加水分解や異種の原料を加水分解して重合した６ち酸
化することも実際面で有利である。例えば加熱時の原料
揮散が防止できるという利点がある。このようにして合
成された金属酸化物は、一般に粉末状でありそのままフ
ィラーとして使用できるが、場合によってはさらに微粉
化してから使用してもよい。これらの金属酸化物系フィ
ラーは、一般に使用されている天然物を微粉化したフィ
ラーに比べ、ウラン、トリウムの含有量が極めて少ない
ものを得易い。
などを蒸留、再結晶などにより精製したのち、空気中や
酸素中で加熱酸化やプラズマ酸化した酸化物あるいは窒
化物などが好適である。なお、上記原料の酸化に先だち
、加水分解や異種の原料を加水分解して重合した６ち酸
化することも実際面で有利である。例えば加熱時の原料
揮散が防止できるという利点がある。このようにして合
成された金属酸化物は、一般に粉末状でありそのままフ
ィラーとして使用できるが、場合によってはさらに微粉
化してから使用してもよい。これらの金属酸化物系フィ
ラーは、一般に使用されている天然物を微粉化したフィ
ラーに比べ、ウラン、トリウムの含有量が極めて少ない
ものを得易い。
この他のフィラーとして、加熱閉環したポリイミド粉、
ポリイミダゾピロロン粉、ポリシッフベース、シリコー
ンゴムなどそれ自身では塗膜形成能がないポリマも゛フ
ィラーとして使用できる。フィラーを含むコート材を用
いると、フィラーを含まない場合に比べ、焼付時の収縮
あるいはヒートサイクルによるクラックの防止、遮へい
層の強度の向上、加熱減量開始温度の向上、熱伝導性（
熱放散性）の向上、熱膨張率の低減などが可能となる。
ポリイミダゾピロロン粉、ポリシッフベース、シリコー
ンゴムなどそれ自身では塗膜形成能がないポリマも゛フ
ィラーとして使用できる。フィラーを含むコート材を用
いると、フィラーを含まない場合に比べ、焼付時の収縮
あるいはヒートサイクルによるクラックの防止、遮へい
層の強度の向上、加熱減量開始温度の向上、熱伝導性（
熱放散性）の向上、熱膨張率の低減などが可能となる。
樹脂状物またはフィラーを含む樹脂状物を遮へい層とし
て形成するに当っては適当な溶剤に溶解ないし懸濁して
使用することができる。溶剤としては樹脂ワニスに用い
られている公知のものを使用すればよい。例えばＮ−メ
チル−２−ピロリドン、Ｎ、Ｎ−ジメチルアセトアミド
、Ｎ、Ｎ−ジメチルホルムアミド、Ｎ、Ｎ−ジエチルホ
ルムアミド、Ｎ−メチルホルムアミド、ジメチルスルホ
オキシド、Ｎ、Ｎ’−ジエチルアセトアミド。
て形成するに当っては適当な溶剤に溶解ないし懸濁して
使用することができる。溶剤としては樹脂ワニスに用い
られている公知のものを使用すればよい。例えばＮ−メ
チル−２−ピロリドン、Ｎ、Ｎ−ジメチルアセトアミド
、Ｎ、Ｎ−ジメチルホルムアミド、Ｎ、Ｎ−ジエチルホ
ルムアミド、Ｎ−メチルホルムアミド、ジメチルスルホ
オキシド、Ｎ、Ｎ’−ジエチルアセトアミド。
Ｎ、Ｎ−ジメチルメトキシアセトアミド、ヘキサメチル
フオスホルアミド、ピリジン、ジメチルスルホン、テト
ラメチルスルホン、ジメチルテトラメチレンスルホン、
フェノール、クレゾール、キシレノール、ケトン頌、ト
ルエン、ベンゼン、アルコール類などの少なくとも１種
が挙げられる。
フオスホルアミド、ピリジン、ジメチルスルホン、テト
ラメチルスルホン、ジメチルテトラメチレンスルホン、
フェノール、クレゾール、キシレノール、ケトン頌、ト
ルエン、ベンゼン、アルコール類などの少なくとも１種
が挙げられる。
また、前記樹脂状物にはアミノシラン、エポキシシラン
、メルカプトシラン、ビニルシランなどの公知のシラン
系カップリング剤、フロロカーボンなどの界面活性剤な
どを必要に応じて添加してもよい。勿論、これらの溶剤
、添加剤もウランおよびトリウムの含有量が少ないもの
でなければならない。
、メルカプトシラン、ビニルシランなどの公知のシラン
系カップリング剤、フロロカーボンなどの界面活性剤な
どを必要に応じて添加してもよい。勿論、これらの溶剤
、添加剤もウランおよびトリウムの含有量が少ないもの
でなければならない。
本発明において、高純度樹脂状物もしくはフィラーを含
む高純度樹脂状物からなるα線遮へい層は実用的には３
０μｍ以上、好ましくは４０μｍ以上の厚さとすること
により十分な５ｏｆｔ ｅｒｒｏｒ防止効果を発揮させ
ることができる。集積度が低い半導体メモリ素子の場合
では３０μｍよシ薄い層であっても所期の目的を達成す
ることができる。
む高純度樹脂状物からなるα線遮へい層は実用的には３
０μｍ以上、好ましくは４０μｍ以上の厚さとすること
により十分な５ｏｆｔ ｅｒｒｏｒ防止効果を発揮させ
ることができる。集積度が低い半導体メモリ素子の場合
では３０μｍよシ薄い層であっても所期の目的を達成す
ることができる。
前記α線遮へい層は封止体とメモリー素子との間に設け
られるが、その詳細について、以下、図面により説明す
る。第１図はｄｕＢｌ １ｎ−１ｉｎｅ型レジンパツケ
一ジ半導体メモリー装置へ適用した場合の断面斜視図を
示す。１は半導体メモリー素子、すなわち、シリコンチ
ップ、２はシリコンチップの支時体、３はリード、４は
ボンディングワイヤ、５はレジンパッケージ、６はα線
遮へい層である。この例では、α線遮へい層６はシリコ
ンチップの表面にコートしである。レジンパッケージ５
はエポキシ樹脂などの熱硬化性樹脂のモールドによつで
形成することができる。第２図および第３図はｄｕｅｌ
１ｎ−１ｉｎｅ型セラミツクパツケ一ジ半導体メモリ
ー装置へ適用した場合の断面図を示す。７ａおよび７ｂ
はセラミックパッケージでガラスなどのシール材８ａお
よび８ｂによシシールされている。シリコンチ２１１社
接合材９例えば公知の銀ぺよスト、金−シリコン共晶層
あるいは半田層などによりパッケージ８ｂ上に固着され
ている。第２図、においては、α線遮へい層６はシリコ
ンチップ１表面にコートしてあシ、第３図においてはパ
ッケージ７ａの内側表面にコートしである。第２図の場
合はα線遮へい材料は第３図の場合よシ少量で済む。一
方、第３図の場合は、α線遮へい層６としての樹脂状物
に必ずしもフィラーを配合する必要がなくなシ好都合で
ある。すなわち、シリコンチップ１上に直接コートする
場合は、耐クラツク性を付与するためにフィラー添加が
必要な場合があるが、第３図の方式では必ずしもその必
要性はないからである。また、製造作業上においても、
シリコンチップ１やボンディングワイヤ４に接触し、そ
れを破損するという心配がない。第４図および第５図は
メタルキャップ方式％式％ 半導体メモリー装置へ適用した場合を示す。第４図およ
び第５図において、１０は金めつきコバール（ｐｅ−Ｎ
ｉ−ｃｏ金合金などからなるメタルキャップ、１１ａお
よび１１ｂはリード３とともに一体に成形されたセラミ
ックパッケージ、１２はシール材例えばＡ ｕ −Ｓｎ
合金などであり、メタルキャップ１０とセラミックパッ
ケージｌｌａ間をシールしている。リード３は・側面ろ
う付タイプである。第４図および第５図の場合も、メタ
ルキャップ１０およびシール材１２の材料構成ならびに
セラミックパッケージｌｌａおよびｌｌｂを予備成形、
焼結している点を除いては、基本的には前記第２図およ
び第３図の例と同様である。
られるが、その詳細について、以下、図面により説明す
る。第１図はｄｕＢｌ １ｎ−１ｉｎｅ型レジンパツケ
一ジ半導体メモリー装置へ適用した場合の断面斜視図を
示す。１は半導体メモリー素子、すなわち、シリコンチ
ップ、２はシリコンチップの支時体、３はリード、４は
ボンディングワイヤ、５はレジンパッケージ、６はα線
遮へい層である。この例では、α線遮へい層６はシリコ
ンチップの表面にコートしである。レジンパッケージ５
はエポキシ樹脂などの熱硬化性樹脂のモールドによつで
形成することができる。第２図および第３図はｄｕｅｌ
１ｎ−１ｉｎｅ型セラミツクパツケ一ジ半導体メモリ
ー装置へ適用した場合の断面図を示す。７ａおよび７ｂ
はセラミックパッケージでガラスなどのシール材８ａお
よび８ｂによシシールされている。シリコンチ２１１社
接合材９例えば公知の銀ぺよスト、金−シリコン共晶層
あるいは半田層などによりパッケージ８ｂ上に固着され
ている。第２図、においては、α線遮へい層６はシリコ
ンチップ１表面にコートしてあシ、第３図においてはパ
ッケージ７ａの内側表面にコートしである。第２図の場
合はα線遮へい材料は第３図の場合よシ少量で済む。一
方、第３図の場合は、α線遮へい層６としての樹脂状物
に必ずしもフィラーを配合する必要がなくなシ好都合で
ある。すなわち、シリコンチップ１上に直接コートする
場合は、耐クラツク性を付与するためにフィラー添加が
必要な場合があるが、第３図の方式では必ずしもその必
要性はないからである。また、製造作業上においても、
シリコンチップ１やボンディングワイヤ４に接触し、そ
れを破損するという心配がない。第４図および第５図は
メタルキャップ方式％式％ 半導体メモリー装置へ適用した場合を示す。第４図およ
び第５図において、１０は金めつきコバール（ｐｅ−Ｎ
ｉ−ｃｏ金合金などからなるメタルキャップ、１１ａお
よび１１ｂはリード３とともに一体に成形されたセラミ
ックパッケージ、１２はシール材例えばＡ ｕ −Ｓｎ
合金などであり、メタルキャップ１０とセラミックパッ
ケージｌｌａ間をシールしている。リード３は・側面ろ
う付タイプである。第４図および第５図の場合も、メタ
ルキャップ１０およびシール材１２の材料構成ならびに
セラミックパッケージｌｌａおよびｌｌｂを予備成形、
焼結している点を除いては、基本的には前記第２図およ
び第３図の例と同様である。
半導体メモリー素子が高集積度のメモリー素子、とりわ
け、バイポーラ型半導体メモリー素子の場合はＩＫピッ
ト以上のメモリー容量を有する集積度、ＭＯＳ型を始め
とするＭＩＳ型半導体メモリー素子にあっては１６にビ
ット以）特に６４にビット以上のメモリー容量を有する
集積度の場合に５ｏｆｔ ｅｒｔｏｒを起し易くなるの
で、このような集積度のメモリー素子に対して適用する
と一層効果的である。
け、バイポーラ型半導体メモリー素子の場合はＩＫピッ
ト以上のメモリー容量を有する集積度、ＭＯＳ型を始め
とするＭＩＳ型半導体メモリー素子にあっては１６にビ
ット以）特に６４にビット以上のメモリー容量を有する
集積度の場合に５ｏｆｔ ｅｒｔｏｒを起し易くなるの
で、このような集積度のメモリー素子に対して適用する
と一層効果的である。
本発明において、ウランおよびトリウムの含有量は公知
の放射化分析による値である。本発明においては、原子
炉を用いた中性子放射化分析によって行なった。すなわ
ち ８２８Ｕおよび２ＳＪＴｈの（ｎ、ｒ）反応から生
成する２３°Ｕおよび２３３Ｔｈは半減期２３．：５分
でβ−崩壊し、それぞれ＊！ｒＱｐｕおよび２３３Ｕ
に壊変するが、この時放出するｒ線を計測１、同一条件
で照射した標準試料のｒ線計数率との比較からＵおよび
Ｔｈの定量を行なったものである。測定条件は次の通り
。
の放射化分析による値である。本発明においては、原子
炉を用いた中性子放射化分析によって行なった。すなわ
ち ８２８Ｕおよび２ＳＪＴｈの（ｎ、ｒ）反応から生
成する２３°Ｕおよび２３３Ｔｈは半減期２３．：５分
でβ−崩壊し、それぞれ＊！ｒＱｐｕおよび２３３Ｕ
に壊変するが、この時放出するｒ線を計測１、同一条件
で照射した標準試料のｒ線計数率との比較からＵおよび
Ｔｈの定量を行なったものである。測定条件は次の通り
。
Ｇｅ（Ｌｉ）半導体検出器、４０００Ｃｈ波高分析器、
計数時間５００〜６，０．０００ＳｅＯ。
計数時間５００〜６，０．０００ＳｅＯ。
以下に実施例、従来例および比較例を示す。なお、以下
に部とあるのは重量部を示す。
に部とあるのは重量部を示す。
実施例１
市販の３，４−エポキシシクロヘキシルメチル−３，４
−エポキシシクロヘキサンカルボキシレートを１ｍ＋＋
Ｈｇ、 １５５〜１５８Ｃで真空蒸留したもの５０部
、ｌｍＨｇ、６５〜６７Ｃで真空蒸留したビニルシクロ
ヘキサンジオキサイドを５０部、１ｍ＋）（ｇ、 １
１３〜１１５Ｃで蒸留したメチルナジック酸無水物（硬
化剤）７７部、’３ｗＨｇ。
−エポキシシクロヘキサンカルボキシレートを１ｍ＋＋
Ｈｇ、 １５５〜１５８Ｃで真空蒸留したもの５０部
、ｌｍＨｇ、６５〜６７Ｃで真空蒸留したビニルシクロ
ヘキサンジオキサイドを５０部、１ｍ＋）（ｇ、 １
１３〜１１５Ｃで蒸留したメチルナジック酸無水物（硬
化剤）７７部、’３ｗＨｇ。
１１８〜１２２Ｃで蒸留したヘキサヒドロフタル酸無水
物（硬化剤）６６部、フィラーとしてエチルシリケート
を１６８二）７０Ｃで蒸留精製したのち、加水分解し、
空気巾約５００Ｃで４時間別。
物（硬化剤）６６部、フィラーとしてエチルシリケート
を１６８二）７０Ｃで蒸留精製したのち、加水分解し、
空気巾約５００Ｃで４時間別。
熱して製造した粉末３７０部、テトラフェニルホスホニ
ウムテトラフェニルポレート（硬化促進剤）２部、γ−
グリシドオキシプロビルトリメトキシシラン（カップリ
ング剤）２部を混合して遮へい層としての樹脂状物（組
成物）を調製した。この組成物を放射化分析したところ
、ウラン含量は０．４５ ｐ、 Ｉ）、 ｂ、、トリウ
ム含量は０．５５１）、 ｐ、 ｂ。
ウムテトラフェニルポレート（硬化促進剤）２部、γ−
グリシドオキシプロビルトリメトキシシラン（カップリ
ング剤）２部を混合して遮へい層としての樹脂状物（組
成物）を調製した。この組成物を放射化分析したところ
、ウラン含量は０．４５ ｐ、 Ｉ）、 ｂ、、トリウ
ム含量は０．５５１）、 ｐ、 ｂ。
であった。
次にこの組成物を、メモリー容量１６にビットのＭＯＳ
型、Ｒ，ＡＭ型型上モリ−素子厚さ１〜１、５ ｗｍに
なるように被覆し、１５０Ｃに３時間加熱して硬イヒさ
せ、遮へい層と封止体とが同質材料になる一体構造の目
的半導体メモリー装置を製造した。
型、Ｒ，ＡＭ型型上モリ−素子厚さ１〜１、５ ｗｍに
なるように被覆し、１５０Ｃに３時間加熱して硬イヒさ
せ、遮へい層と封止体とが同質材料になる一体構造の目
的半導体メモリー装置を製造した。
このメモリー装置のソフトエラー率を測定したところ、
９−８０フイツト（１フイツトは、１個の素子について
、１０′１時間当り１回のエラーが起ることを示す単位
）であった。
９−８０フイツト（１フイツトは、１個の素子について
、１０′１時間当り１回のエラーが起ることを示す単位
）であった。
従来例
前記実施例１で使用したのと同じエポキシ樹脂素材を精
製しないでそのまま用い、フィラーモ市販の未精製粉末
シリカを用いて封止材料を製造した。この封止材料のウ
ラン含有量は１８ｐ、 ｐ、 ｂ、、トリ゛ウムは１１
ｐ、ｐ、ｂ、であった。この封止材料を用い、前記実施
例１と同様にメモリー素子全体を被覆し、かつ硬化して
メモリー装置を製造した。該メモリー装置のソフトエラ
ー率は、３．５Ｘ１０４ フィツトであった。
製しないでそのまま用い、フィラーモ市販の未精製粉末
シリカを用いて封止材料を製造した。この封止材料のウ
ラン含有量は１８ｐ、 ｐ、 ｂ、、トリ゛ウムは１１
ｐ、ｐ、ｂ、であった。この封止材料を用い、前記実施
例１と同様にメモリー素子全体を被覆し、かつ硬化して
メモリー装置を製造した。該メモリー装置のソフトエラ
ー率は、３．５Ｘ１０４ フィツトであった。
実施例２
実施例１の組成物からフィラーのみを除く各素材を混合
し、樹脂組成物を調゛製し泥。この組成物のウラン含有
量は０．０５ν、ｐ、ｂ、であシ、トリウムは０．２０
１）、Ｐ、ｂ、であった。この組成物を、４０〜５０μ
ｍおよび１〜１．５簡の２通シの厚さにコートしたとこ
ろ、焼付終了後、後者の素子はクラックした。
し、樹脂組成物を調゛製し泥。この組成物のウラン含有
量は０．０５ν、ｐ、ｂ、であシ、トリウムは０．２０
１）、Ｐ、ｂ、であった。この組成物を、４０〜５０μ
ｍおよび１〜１．５簡の２通シの厚さにコートしたとこ
ろ、焼付終了後、後者の素子はクラックした。
次に、前者の４０〜５０μｍ厚さに被覆したメモリー素
子に対し、従来例で用いたのと同じ封止材料を１〜１．
５＋ｍ厚さに被覆し、硬化した。得られたメモリー装置
のソフトエラー率は１２０フイツトであった。
子に対し、従来例で用いたのと同じ封止材料を１〜１．
５＋ｍ厚さに被覆し、硬化した。得られたメモリー装置
のソフトエラー率は１２０フイツトであった。
実施例３
ｎ−ブタノールで再結晶した４、４′−ジアミノジフェ
ニルエーテル、無水酢酸から再結晶した後昇華精製した
ピロメリト酸二無水物を、五酸化りんで乾燥した後蒸留
精製し九Ｎ−メチルピロリドン中で当モル比で反応させ
て得たポリアミック酸を、前記実施例１と同様のメモリ
ー素子に塗シ、１００Ｃで２時間、２ｏ６ｒ：で１時間
、 ３５０ｔｌｌ’で１時間加熱することによシ、厚さ
４０〜５０μｍのポリイミド遮へい層を形成した。。
ニルエーテル、無水酢酸から再結晶した後昇華精製した
ピロメリト酸二無水物を、五酸化りんで乾燥した後蒸留
精製し九Ｎ−メチルピロリドン中で当モル比で反応させ
て得たポリアミック酸を、前記実施例１と同様のメモリ
ー素子に塗シ、１００Ｃで２時間、２ｏ６ｒ：で１時間
、 ３５０ｔｌｌ’で１時間加熱することによシ、厚さ
４０〜５０μｍのポリイミド遮へい層を形成した。。
この後、°セラミックパッケージにＡｕ−８′ｎ系シー
ル材を用いてメタルキャップを約３８００で融着させて
封止（ｐａｃｋａｇｉｎｇ ） した。
ル材を用いてメタルキャップを約３８００で融着させて
封止（ｐａｃｋａｇｉｎｇ ） した。
このメモリー装置のソフトエラー率は工５０フィツトで
あった。
あった。
なお、このポリイミドのウラン含量は、ｏ、ｏｓｐ、ｐ
、ｂ、 、 、ト１リウ遍はｏ、ｉｓｐ、 β、ｂ
。
、ｂ、 、 、ト１リウ遍はｏ、ｉｓｐ、 β、ｂ
。
であった。
実施例４
前記実施例３におけるポリアミック酸の精製度を高めた
以外は該実施例３と同様にして半導体メ、モ、リー装置
を製造した。樹脂状物（ポリイミド）中のウラン含量は
ｏ、ｏｓｐ、ｐ、ｂ、、トリウム含量は０．１３ｐ−ｏ
ｐ−、ｂ、であった。
以外は該実施例３と同様にして半導体メ、モ、リー装置
を製造した。樹脂状物（ポリイミド）中のウラン含量は
ｏ、ｏｓｐ、ｐ、ｂ、、トリウム含量は０．１３ｐ−ｏ
ｐ−、ｂ、であった。
上記メモリー装置のソフトエラー率は１００フイツトで
あった。
あった。
これに対し、ポリイミドで素子をコードせず、セラミッ
ク封止のみ行なった場合のメモリー装置のソフトエラー
率は４．５Ｘ１０’フイツトであった。
ク封止のみ行なった場合のメモリー装置のソフトエラー
率は４．５Ｘ１０’フイツトであった。
実施例５
エチルアセトアセテートアルミニウムジイソプロピレー
トを１６５〜１７５ｔｒ゛、３ ｗａ Ｈｇで蒸留精製
したもの１００部をイソプロパツール５００部に溶解し
、水１０部を加えて混合した後、１日放置した。その後
空気雰囲気中にて、１５０Ｃ。
トを１６５〜１７５ｔｒ゛、３ ｗａ Ｈｇで蒸留精製
したもの１００部をイソプロパツール５００部に溶解し
、水１０部を加えて混合した後、１日放置した。その後
空気雰囲気中にて、１５０Ｃ。
１時間、２００Ｃ，１時間、３００Ｃ，１時間。
４００Ｃ，１時間、５００Ｃ，１時間、６００Ｃ。
イθ
１時間、７００Ｃ，１時間加熱して酸Ｊｇしたのち、め
のう乳ばちで軽くすシ、微粉末を得た。
のう乳ばちで軽くすシ、微粉末を得た。
この微粉末を、実施例３で調製したのと同様の高純度ポ
リアミック酸フェスに混合し、樹脂組成物を得た。これ
から得られるポリイミドと前記微粉末の割合は、重量比
で４０対６０であった。この組成物を、前記実施例１と
同様のメモリー素子に４０〜５０μｍ厚さに被覆し、低
融点ガラスを融着材とするセラミックパッケージを用い
約４５０Ｃでシール処理し、目的の半導体メモリー装置
を製造した。ここで用いた樹脂組成物中のウラン含量は
０．２４ｐ、ｐ、ｂ、、）リウ五含量は０．２０イツト
であった。
リアミック酸フェスに混合し、樹脂組成物を得た。これ
から得られるポリイミドと前記微粉末の割合は、重量比
で４０対６０であった。この組成物を、前記実施例１と
同様のメモリー素子に４０〜５０μｍ厚さに被覆し、低
融点ガラスを融着材とするセラミックパッケージを用い
約４５０Ｃでシール処理し、目的の半導体メモリー装置
を製造した。ここで用いた樹脂組成物中のウラン含量は
０．２４ｐ、ｐ、ｂ、、）リウ五含量は０．２０イツト
であった。
比較例１
蒸留精製したジメチルジクロルシランを加水分解して製
造したα、ω−ジヒドＶキシポリジメチルシロキサンと
蒸留精製したケイ酸エチルを架橋剤とするシリコーンに
、微粉末シリカを重量比で６０対４０の割合で混合し、
ジブチルス、ズジラウレエトを０．２重量％添加した樹
脂組成物を、前記実施例１と同様のメモリー素子に５０
〜６０μｍの厚さに被覆し、若干放置後１５０Ｃ以上の
温度で硬化し、遮へい層を形成した。その後、石英ガラ
ス粉を約７０重量％含むエポキシ樹脂成形材料で封止し
た。得られたメモリー装置のソフトエラー率は９．５Ｘ
１０ｓフイツトであった。
造したα、ω−ジヒドＶキシポリジメチルシロキサンと
蒸留精製したケイ酸エチルを架橋剤とするシリコーンに
、微粉末シリカを重量比で６０対４０の割合で混合し、
ジブチルス、ズジラウレエトを０．２重量％添加した樹
脂組成物を、前記実施例１と同様のメモリー素子に５０
〜６０μｍの厚さに被覆し、若干放置後１５０Ｃ以上の
温度で硬化し、遮へい層を形成した。その後、石英ガラ
ス粉を約７０重量％含むエポキシ樹脂成形材料で封止し
た。得られたメモリー装置のソフトエラー率は９．５Ｘ
１０ｓフイツトであった。
なお、上記遮へい層中のウランおよびトリウムの総含量
は１．５ｐ、ｐ、ｂ、であった。
は１．５ｐ、ｐ、ｂ、であった。
実施例６
比較例１の微粉末シリカの代りに、実施例１で用いた蒸
留精製したエチルシリケートから合成したシリカ粉を配
合した樹脂組成物を比較例１と同様にメモリー素子に被
覆し、かつエポキシ樹脂成形材料で封止した。得られた
装置のソフトエラー率は２２０フイツトであった。なお
上記樹脂組成物のウラン含有量は０．４０ｐ、ｐ、ｂ、
、トリウムは０．６０１）、ｐ、ｂ、であった〇 実施例７ Ｃ（ＣＨａ）ｚ ５ｊＯ）、 （ｎは３〜６を主体とす
る）の一般式で表わされるポリジメチルシロキサンを１
７０〜２５０Ｃで蒸留精製したのち、酸素雰囲気中で酸
化し、ｓｉｏ、を主成分とする微粉末を得た。この微粉
末１５部を再結晶法で精製したモノマか゛ら合成したポ
リアミック酸フェス（日立化成工業に、に、製商品名Ｐ
ＩＱ、不揮発分１０％、溶剤は蒸留精製したＮ−メチル
−２−ピロリドン）１００部に添加し、遮へい雇用樹脂
組成物（ワ゛ニス）を調製した。
留精製したエチルシリケートから合成したシリカ粉を配
合した樹脂組成物を比較例１と同様にメモリー素子に被
覆し、かつエポキシ樹脂成形材料で封止した。得られた
装置のソフトエラー率は２２０フイツトであった。なお
上記樹脂組成物のウラン含有量は０．４０ｐ、ｐ、ｂ、
、トリウムは０．６０１）、ｐ、ｂ、であった〇 実施例７ Ｃ（ＣＨａ）ｚ ５ｊＯ）、 （ｎは３〜６を主体とす
る）の一般式で表わされるポリジメチルシロキサンを１
７０〜２５０Ｃで蒸留精製したのち、酸素雰囲気中で酸
化し、ｓｉｏ、を主成分とする微粉末を得た。この微粉
末１５部を再結晶法で精製したモノマか゛ら合成したポ
リアミック酸フェス（日立化成工業に、に、製商品名Ｐ
ＩＱ、不揮発分１０％、溶剤は蒸留精製したＮ−メチル
−２−ピロリドン）１００部に添加し、遮へい雇用樹脂
組成物（ワ゛ニス）を調製した。
このフェスをＩＫビットのバイポーラ型半導体メモリー
素子に塗布し、１００Ｃで２時間、２００Ｃで１時間、
ａｓｏｔ：’で１時間加熱することによシ厚さ７５〜９
０μｍのポリイミドイソインドロキナゾリンジオンから
なる遮へい層を形成した。
素子に塗布し、１００Ｃで２時間、２００Ｃで１時間、
ａｓｏｔ：’で１時間加熱することによシ厚さ７５〜９
０μｍのポリイミドイソインドロキナゾリンジオンから
なる遮へい層を形成した。
この後、セラミックパッケージで封止した。
このメモリー装置のソフトエラー率は８００フイツトで
あった。なお、上記フェスのウラン含有量は０．２０
ｐ、ｐ、 ｂ、 、トリウムは０．５ ｏｐ、ｐ、ｂａ
であった。
あった。なお、上記フェスのウラン含有量は０．２０
ｐ、ｐ、 ｂ、 、トリウムは０．５ ｏｐ、ｐ、ｂａ
であった。
比較例２
遮へい雇用樹脂組成物として通常の石英ガラスを粉砕し
て製造した微粉末１３部および前記と同じＰＩＱワニス
１００部を用いた他は、前記実施例７と同様にしてメモ
リー装置を製造した。
て製造した微粉末１３部および前記と同じＰＩＱワニス
１００部を用いた他は、前記実施例７と同様にしてメモ
リー装置を製造した。
このメモリー装置のソフトエラー率は３Ｓ００フイツト
であった。なお、上記組成物のウラン含有量は１５ｐ、
ｐ、ｂ、であった。
であった。なお、上記組成物のウラン含有量は１５ｐ、
ｐ、ｂ、であった。
第１図ないし第５図は本発明の実施例になる半導体メモ
リー装置の構造を示す断面図である。 １・・・半導体メモリー素子、２・・・支持体、３・・
・ＩＪ−ド、５・・・し゛ジンパッケージ、６・・・α
線遮へい層、７ａ、７ｂ・・・セラミックパッケージ、
８ａ、８ｂ・・・シール材、１０・・・メタルキャップ
、ｌｌａ。 １１ｂ・・・セラミックパッケージ、１２・・・シール
材。 代理人 弁理士 高橋明夫δ 勃 ′Ｂ！ 第１頁の続き ０発 明 者 牧野大輔 日立市東町４丁目１３番１号日立 化成工業株式会社山崎工場内 ０出 願 人 日立化成工業株式会社 東京都新宿区西新宿２丁目１番 １号
リー装置の構造を示す断面図である。 １・・・半導体メモリー素子、２・・・支持体、３・・
・ＩＪ−ド、５・・・し゛ジンパッケージ、６・・・α
線遮へい層、７ａ、７ｂ・・・セラミックパッケージ、
８ａ、８ｂ・・・シール材、１０・・・メタルキャップ
、ｌｌａ。 １１ｂ・・・セラミックパッケージ、１２・・・シール
材。 代理人 弁理士 高橋明夫δ 勃 ′Ｂ！ 第１頁の続き ０発 明 者 牧野大輔 日立市東町４丁目１３番１号日立 化成工業株式会社山崎工場内 ０出 願 人 日立化成工業株式会社 東京都新宿区西新宿２丁目１番 １号
Claims (1)
- 【特許請求の範囲】 ゛１．封止材料から入射するα線によｉ） ５ｇｆｔ
ｅｒｒｏｒを起す集積度を有する半導体メモリー素子お
よびそれを封止する封止体（ｐａｃｋａｇｅ ）を含む
半導体メモリー装置において、前記メモリー素子と封止
体との間にウランおよびトリウムの総含量が１ｐ、ｐ、
ｂ、以下で、かつ０．２ ｐ、 ｐ、 ｂ 、よシ多い
樹脂状物を含むα線速へい層を介在せしめたことを特徴
とする半導体メモリー装置。 ２、封止材料から入射するα線により５ｏｆｔ ｅｒｒ
ｏｒを起す集積度を有する半導体メモリー素子の周囲に
、無機物質を含む封止材料を用いて封止体を形成する半
導体メモリー装置の製造法において、有機金属化合物を
精製および酸化する工程を含む手段によって得られる高
純度フィラーであって、その中のウランおよびトリウム
の総含量が、樹脂配合後の全体量を基準として、１ｐ、
ｐ、ｂ、以下で、かつ０．２ ｐ、 Ｉ） 、 ｂ 、
より多い量に相当する量のフィラーを含む樹脂状物を含
むα線速へい層を前記メモリー素子と封止体との間に介
在せしめることを特徴とする半導体メモリー装置の製造
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102597A JPS584954A (ja) | 1981-06-30 | 1981-06-30 | 樹脂封止型半導体メモリー装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102597A JPS584954A (ja) | 1981-06-30 | 1981-06-30 | 樹脂封止型半導体メモリー装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584954A true JPS584954A (ja) | 1983-01-12 |
| JPS6344297B2 JPS6344297B2 (ja) | 1988-09-05 |
Family
ID=14331641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102597A Granted JPS584954A (ja) | 1981-06-30 | 1981-06-30 | 樹脂封止型半導体メモリー装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264726A (en) * | 1989-07-21 | 1993-11-23 | Nec Corporation | Chip-carrier |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183497A (ja) * | 1989-01-06 | 1990-07-18 | Kawai Musical Instr Mfg Co Ltd | 読出専用メモリ書込器のデータ変換方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4928645A (ja) * | 1972-07-14 | 1974-03-14 | ||
| JPS5588356A (en) * | 1978-12-27 | 1980-07-04 | Hitachi Ltd | Semiconductor device |
| JPS55113347A (en) * | 1979-02-21 | 1980-09-01 | Fujitsu Ltd | Semiconductor device |
| JPS55128851A (en) * | 1979-03-28 | 1980-10-06 | Hitachi Ltd | Semiconductor memory device |
| JPS57187956A (en) * | 1981-05-07 | 1982-11-18 | Siemens Ag | Electric insulating sealer for semiconductor device |
-
1981
- 1981-06-30 JP JP56102597A patent/JPS584954A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4928645A (ja) * | 1972-07-14 | 1974-03-14 | ||
| JPS5588356A (en) * | 1978-12-27 | 1980-07-04 | Hitachi Ltd | Semiconductor device |
| JPS55113347A (en) * | 1979-02-21 | 1980-09-01 | Fujitsu Ltd | Semiconductor device |
| JPS55128851A (en) * | 1979-03-28 | 1980-10-06 | Hitachi Ltd | Semiconductor memory device |
| JPS57187956A (en) * | 1981-05-07 | 1982-11-18 | Siemens Ag | Electric insulating sealer for semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264726A (en) * | 1989-07-21 | 1993-11-23 | Nec Corporation | Chip-carrier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6344297B2 (ja) | 1988-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4494217A (en) | Semiconductor memories with α shield | |
| JPH03177450A (ja) | 半導体用エポキシ樹脂組成物および半導体装置の製造法 | |
| JPS628035B2 (ja) | ||
| JPS6274924A (ja) | 半導体装置封止用エポキシ樹脂組成物 | |
| JP2701695B2 (ja) | エポキシ樹脂組成物及び半導体装置 | |
| JPS6240368B2 (ja) | ||
| JP5105974B2 (ja) | 光半導体素子封止用エポキシ樹脂組成物およびそれを用いた光半導体装置 | |
| JPH08157561A (ja) | 半導体封止用エポキシ樹脂組成物及び半導体装置 | |
| JP5825650B2 (ja) | 光半導体リフレクタ用エポキシ樹脂組成物、光半導体装置用熱硬化性樹脂組成物およびそれを用いて得られる光半導体装置用リードフレーム、封止型光半導体素子ならびに光半導体装置 | |
| JPS584954A (ja) | 樹脂封止型半導体メモリー装置 | |
| JPH03259914A (ja) | 半導体封止用樹脂組成物および該組成物を用いた半導体装置 | |
| JPH11130936A (ja) | エポキシ樹脂組成物及び半導体装置 | |
| JPS61210658A (ja) | 樹脂封止半導体メモリ装置 | |
| JP2004285316A (ja) | エポキシ樹脂組成物及び半導体装置 | |
| JP2000336246A (ja) | 半導体封止用液状エポキシ樹脂組成物および半導体装置 | |
| JPS6322616B2 (ja) | ||
| JP2009256475A (ja) | 半導体封止用エポキシ樹脂組成物およびそれを用いた半導体装置 | |
| JPH1192631A (ja) | エポキシ樹脂組成物及び半導体装置 | |
| JPH02855B2 (ja) | ||
| JP5087814B2 (ja) | エポキシ樹脂組成物及び半導体装置 | |
| JP2000336245A (ja) | 半導体封止用液状エポキシ樹脂組成物および半導体装置 | |
| JPH11106612A (ja) | エポキシ樹脂組成物及び半導体装置 | |
| JP2004292516A (ja) | エポキシ樹脂組成物及び半導体装置 | |
| JP2003277482A (ja) | 光半導体封止用エポキシ樹脂組成物及び光半導体装置 | |
| JP2003261647A (ja) | エポキシ樹脂組成物及び半導体装置 |