JPS5849088B2 - デイジタル式自動同期装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、発電機を起動して系統に並列する場合、自動
的に遮断器に投入指令を与えるデイジクル式自動同期装
置に関するものである。

従来の自動同期装置は、アナログ式で電圧レベルを検出
して投入する方式であり、周波数差が非常に近ずくと、
（たとえば０．０３〜０．０５Ｈｚ以下になったとき）
リツプルの影響により投入信号が出ないことがあった。

また、信頼性を向上するために２重化を行なった場合、
２台の自動同期装置の微少な特性変化により投入パルス
にずれが発生し、周波数差が小さくなると共にずれが大
きくなって投入できないことがあった。

また、従来のアナログ式のものは、遮断器投入時間の特
性が周波数差△ｆによって直線ではなく比例しない箇所
があり、曲部的にしか使用できないという欠点があり、
さらに周囲温度の変化によりどうしてもドリフトが発生
した。

このようなアナログ式の欠点を除去するため、最近デイ
ジタル式自動同期装置が提案されている。

その一例を第１図乃至第５図に示し説明すると、第１図
，第３図〜第５図は接続図を示したものであり、第２図
は動作説明図を示したものである。

この装置は本発明の基本となるので、以下にその構成お
よび動作を説明する。

第１図において、１は交流発電機、２は交流発電機１の
出力を系統に並列する遮断器、３，４は計器用変圧器で
ある。

５は位相差変換回路で、抵抗６〜９とゼナーダイオード
１０．１１およびＩＣ（半導体集積回路）のナンド回路
１２〜１５から構威されている。

１６．１７はＩＣのナンド回路、１８は抵抗、１９はコ
ンデンサ、２０，２１はＩＣのナンド回路、会２はパル
ス発振器である。

２３は前記ナンド回路２１の出力とパルス発振器２２の
出力を入力とするＩＣのナンド回路で、このナンド回路
は並列すべき発電機側と系統側の両電圧の位相差に対応
した数の高周波パルスを発生するパルス発生回路を構威
している。

つぎに第１図の動作を第２図を参照して説明する。

いま発電機１にＲ相が正、Ｓ相が負となるような電圧が
発生している場合、ゼナーダイオード１１には＋５■の
電圧を発生している。

しかして、系統側も同相であれば、ゼナーダイオード１
０ににも＋５■の電圧が発生し、ナンド回路１２の出力
はゝＬ“、ナンド回路１３，１４の出力はゝＨ“となり
、ナンド回路１５の出力は１Ｌ“となる。

逆にＲ相が負、Ｓ相が正の電圧が発電機、系統共にある
場合はゼナーダイオードの出力は−〇．５■ぐらいとな
り、ナンド回路１２の出力はゝＨ“ナンド回路１３．１
４の出力はゝＨ“、ナンド回路１５の出力はゝＬ“とな
る。

また発電機側極性が正、系統側極性が負の場合、および
発電機出力が負、系統が正の極性の場合、ナンド回路１
５の出力は″Ｈ〃となる。

すなわち、ナンド回路１５の出力は、第２図のＩＧＥＮ
Ｊのような発電機出力、ｒＢＵｓＪのような系統電圧を
与えたとき、出力■のようなパルス出力が発生する。

このナンド回路１５の出力■をパルス整形用ナンド回路
１６．２１を経由してナンド回路２３に与え、ナンド回
路２３のもう一方の入力にパルス発振器２２から高周波
のパルス人力を与えると、ナンド回路２３の出力は第２
図の出力０のように通常は′Ｎ″Ｈ“出力で、ナンド回
路１５の出力■がゝＨ“になったときだけ高周波でゝＬ
“に下がるような出力を発生する。

ナンド回路１７と２０はナンド回路１５の出力■が″Ｌ
“になった瞬間に、第２図に出力［Ｆ］として示すよう
な、短かい幅のパルスを発生させるもので、ナンド回路
１５の出力■がゝＨ“の場合、ナンド回路１６の出力は
ゝＬ“であり、ナンド回路２０の出力はゝＨ“となって
いる。

そして、ナンド回路１５の出力が“Ｌ“に変化するとナ
ンド回路１６の出力はゝＨ“になり、ナンド回路１７の
出力はゝＬ“になる。

しかして、ナンド回路２０の入力はナンド回路１６の出
力からのものはすぐにゝＨ“となるが、ナンド回路１７
からのものはコンデンサ１９が抵抗１８を通して減衰し
てくるまでゝＨ“となり、ナンド回路２０の出力は少し
の間ゝＬ“出力となる。

次に、第３図において、３０〜３７はＩＣのナンド回路
、３８は入ってきたパルスの数を数えるカウンタ（例え
ば２進の２０桁カウンクを使用する。

ＢＣＤカウンタでも可）、３９はクロックパルスが入っ
たときカウンク３８の出力［Ｆ］を一時メモリさせるカ
ウンク、４０はクロツクパルスが入ったときカウンタ３
９の出力［Ｆ］を一時メモリするカウンタ、４１はカウ
ンタ３９のメモリ［Ｆ］とカウンク４０のメモリ■とを
比較するデジタル比較器で、この比較器４１は第１図の
ナンド回路２３からなるパルス発生回路で発生する高周
波パルス数の変化傾向により位相差が減少中であること
を判別して出力する第２の判別回路を構威している。

４２はカウンタ４０の値＠からカウンク３９の値［Ｆ］
を引きその差の出力■を出すデ゛ジタル引算器、４３は
投入すべき周波数差△ｆを設定する周波数差設定器、４
４は５０Ｈｚと６０Ｈｚによって発信電圧を変更するた
めの切換スイッチ、４５は直流電圧を２進数のデジタル
値に変換するＡ／Ｄコンバータ、４６はＡ／Ｄ変換した
出力をメモリさせるカウンタ、４７はカウンク４６の値
■とデジタル引算器４２の出力■の値を比較するデジタ
ル比較器で、この比較器４７は前記高周波パルス数の変
化速度により発電機側と系統側の両電圧の周波数差が所
定値以下であることを判別して出力する第１の判別回路
を構成している。

４８．４９は直列抵抗である。

第３図の動作を説明すると、ナンド回路３０の入力には
、第２図に示すようにナンド回路１５の出力■がゝＬ“
になった瞬間に、′Ｌ“になるようなナンド回路２０の
出力［Ｆ］が入る。

まず、出力■が９Ｌ“になるとナンド回路３１の出力が
ゝＬ“になり、カウンタ４０のクロツクパルスとして利
用する。

すなわち、クロツクパルスが入った瞬間カウンタ３９の
出力［Ｆ］をカウンタ４０に読み込ませる。

ナンド回路３０に入ったパルスはナンド回路３１からナ
ンド回路３２，３３の動作時間だけ遅れて、ナンド回路
３３からカウンタ３９にクロツクパルスをおぐる。

このクロツクパルスでカウンタ３９にはカウンク３８の
出力［Ｆ］を、瞬時に読み込ませる。

一方、カウンク３８には、第２図に示すようにナンド回
路１５の出力■がｔ％ Ｈ“のときのみ出力が高周波で
ゝＬ“に下がるようなナンド回路２３のパルス出力０が
与えられており、ナンド回路１５が“Ｈ“出力の間に入
ったパルスの数をカウントしてメモリしている。

そして、ナンド回路１５の出力■が″Ｈ“からゝＬ“に
変化してからナンド回路３０〜３３の動作時間だけ遅れ
て、カウンタ３８の出力［Ｆ］をカウンタ３９に読み込
ませ、さらにナンド回路３４ ，３５の動作時間だけ遅
れてカウンタ３８をリセットし、次にくるパルスのカウ
ントにそなえる。

すなわち、カウンタ３９には、その直前に測定したパル
ス幅（出力■がゝＨ“である）に相当するデジタル数を
メモリし、カウンク４０にはもう一つ前のパルス幅（出
力■がゝＨ“である）に比例したデジタル数をメモリす
る。

デジタル比較器４１はカウンク３９の出力［Ｆ］とカウ
ンタ４０の出力０を比較し、出力［Ｆ］が出力０にくら
べて大きくなる間（並列すべき両電圧の位相差が増加し
つつあるとき）は出力■としてゝＬ“出力を出し（Ｏ→
１８００ ）、［Ｆ］が０より小さいとき（位相差が減
少しつつあるとき戸Ｈ“出力を出す（１８０°→Ｏ０
）。

デジタル引算器４２は、カウンク４０の出力■からカウ
ンタ３９の出力［Ｆ］を引き、その差に比例した出力■
を出し、デジタル比較器４７に周波数差検出用信号を供
給する。

また位相差が増加しつつあるときは、デジタル引算器４
２の出力■が負となるため、デジタル比較器４１により
［Ｆ］〉■にて、デジタル引算器４２を常時リセットす
る。

またデジタル引算器４２の出力■は周波数差に比例した
ものであるため、周波数差設定器４３にて設定した値よ
り大きいか、小さいかをデジタル比較器４７でカウンタ
４６の出力■と比較することにより検出し、■く■にて
ゝＬ“出力を出して投入をロックし（周波数差大）■〉
■にてゝＨ“出力を出し、投入許可をするものである。

５０Ｈｚと、６０Ｈｚとでは、同じ周波数差でもデジタ
ル引算器４２の出力■が変化する。

たとえは第１図のパルス発振器２２の周波数をＩＭＨｚ
とし、周波数差△ｆを０． １ Ｈｚとすると、デジタ
ル引算器４２の出力■は下記の如くになる。

上記の差を補正するために直列抵抗４８と４９を設置す
る。

つぎに、第４図の回路は、第３図のデジタル引算器４２
の出力■（位相差の変化速度に比例したデジタル値）を
一定倍の掛算をする回路で、同期前一定時間（遮断器の
投入時間を補償する一定進み時間を作戒する）を検出す
るように構威されている。

第４図において、５０〜５２はＩＣのナンド回路、５３
は抵抗、５４はコンデンサ、５５は加算ｉ（ＡＤＤＥＲ
）、５６はクロツクパルスが入ったときのみ加算器５５
の出力■をメモリするカウンクである。

５７はカウンク５６の出力［Ｆ］と、第３図のカウンタ
３９の出力［Ｆ］とを比較し、［Ｆ］〉［Ｆ］にて出力
◎としてゝＨ“出力を出すテ゛ジクル比較器で、この比
較器５７は第１図のナンド回路２３からなるパルス発生
回路の出力と高周波パルス数の変化速度により同期の所
定時間前であることを判別して出力する第３の判別回路
を構成している。

５８はパルス発生器（加算器を何回か行なわせるための
クロックパルス発生器で、周波数はたとえば２００ＫＨ
ｚぐらい）、５９はクロツクパルスの数をカウントする
カウンク、６０，６１は直列抵抗器、６２は５０，６０
Ｈｚ切換スイッチ、６３は遮断器投入時間設定器、６４
は直流電圧をデジタル値に変換するＡ／Ｄコンバータ、
６５はＡ／Ｄコンバータ６４の出力を一時メモリするカ
ウンタ、６６はカウンタ６５の出力■とカウンタ５９の
出力［Ｆ］を比較し、■く［Ｆ］で出力が１Ｌ“となる
デジタル比較器、６７．６８はＩＣのナンド回路、６９
は抵抗、７０はコンデンサ、７１はＩＣのナンド回路で
ある。

また、第５図の８０は発電機側と系統側の電圧差がある
値以内に入ると出力を出す電圧差検出器で、この検出器
８０は両電圧の電圧差が所定値以下であるとき出力する
第４の判別回路を構成している。

８１はナンド回路、８２はナンド回路８１の出力がゞＬ
“のとき動作するリレーである。

つぎに、第４図と第５図をまとめて動作を説明する。

まず、第４図のナンド回路５０の入力には第３図のナン
ド回路３７の出力［Ｆ］が印加される。

そして、電源を入れた瞬間コンデンサ５４によりナンド
回路５１の出力は″′Ｈ“、ナンド回路５０の出力はゝ
Ｌ“となっている。

このときナンド回路５２の出力はゝＨ”となっており、
カウンタ５６は読み込みを行なわない。

いま、第１図のナンド回路１５の出力■が″Ｌ“になる
と、第３図のナンド回路３０〜３γを経由して第４図の
ナンド回路５０にゝＬ“パルスが入る。

このパルスが入るとナンド回路５０．５１のフリツプフ
ロツプが反転しナンド回路５０の出力はゝＨ“となる。

こうなったとき、パルス発生器５８がゝＨ“となると、
パルス発生器５８のパルスと第２図の出力■のパルスが
第３図のナンド回路３０〜３γおよび第４図のナンド回
路５０の動作時間だけ遅れてきたパルスが一致したとき
、ナンド回路５２の出力はゝ１，′となり、クロツクパ
ルスがカウンタ５６に与えられ、加算器５５の出力［相
］をカウンタ５６に読み込ませ、加算器５５はこのカウ
ンタ５６の出力［Ｆ］に第３図の引算器４２の出力■を
さらに加算して、この和を出力する。

すなわち、加算器５５はナンド回路５２の出力を１回Ｘ
ＸＬ“にする毎に第３図のカウンタ４０とカウンタ３９
の出力の差■−■−［Ｆ］を加算するもので、カウンタ
５９の出力■がカウンタ６５に与えた数■になるまで加
算をつづける。

すなわち、カウンタ５６には■×（■＋１）の値が発生
するまで加算をつづけカウンク５９が■＋１に達すると
、デジタル比較器６６の出力■によりナンド回路５１の
入力へパルスを入れてナンド回路５０の出力を反転させ
、加算を中土する。

なお、ナンド回路６８とナンド回路７１の間の抵抗６９
およびコンデンサ７０は、幅の狭いパルスを得る回路で
、デジタル比較器６６の出力が’Ｌ“になった瞬間ナン
ド回路７１の出力にゝＬ“のパルスを発生させるもので
ある。

この第４図に示す回路は同期前一定時間を検出する回路
で、カウンタ５６が■×（■＋１）の値まで加算すると
、同期投入前時間が判るように構威されている。

つぎに、この構或にもとづき実際に具体的な数値を入れ
て説明すると、例えは、周波数差ΔＦ＝０． １ Ｈｚ
で投入ＯＫ、遮断器投入時間−０． １ ｓｅｃ，５０
Ｈｚ系の場合、５０Ｈｚでは第１図のナンド回路１５の
パルス幅は 位相差Ｏ〜１８００にて、Ｏ〜１０ｍＳｅＣ（ただ１１
一 し、一×一のｆに５０Ｈｚを代入） ｆ２ となる。

そして第１図のパルス発振器２２の発振パルス周波数を
ＩＭＨｚとすると、上記１ ０ ｍｓｅｃの位相差は第
１図のナンド回路１５によって１０ＸＩＯ−３Ｘ１０６
＝１００００パルスに変換される。

一方、第３図のデジタル引算器４２の出力は、周波数差
ΔＦ ＝ ０． １ Ｈｚにて、ΔＦ一〇． Ｉ Ｈｚ
のとき、うなり電圧の周期Ｔは、Ｔ＝１１ ｚ丁一てＴ＝１０ＳｅＣとなる。

したがって、第２図で位相差Ｏから次の位相差０まで１
０ｓｅｃかかり、位相差Ｏから位相差１８００まで５
ｓｅｃかかることになる。

この５ ｓｅ仲に第１図のナンド回路１５の出力■は、
５０Ｈｚ系では１ ０ ｍｓｅｃに１パルスだから５０
０パルス出力する。

そして、位相差１８００のときのナンド回路２３の出力
０のパルス数は、対応する出力■のパルス幅をｌ Ｑ
ｍｓｅｃとしてよいので、ＩＯＸ１ ０−３Ｘ １ ０
６＝ １ ０４で表わされる。

ここで、１０６は第１図のパルス発振器２２の１秒あた
りの発振数である。

一方、第１図のナンド回路１５の出力■が５００パルス
出す間にナンド回路２３の出力０は１０’から０へ減少
するから、出力■の１回毎の変化（ １ ０ ｍｓｅｃ
秒の変化）は１０’／５００＝２０パルスであり、これ
が第３図のデジタル引算器４２の出力■として現われる
。

しかして、遮断器の投入時間０． １ ｓｅｃｔ、周波
数差△｝；” ＝ ０． １ Ｈｚのときの位相に変換
するとθ＝△ＦＸＴＸ３ ６ ０’ 一〇． Ｉ ＨｚＸ Ｏ． ＩＳｅＣＸ ３ ６ ０°
−３，６°になり、ΔＦ ＝ ０． ２ Ｈｚのときの
位相θは７．２°となる。

この周波数差△Ｆ ＝ ０． １ Ｈｚのときの位相３
．６°に相当するときの第２図の出力Ｏのパルス数は スとなり、またΔＦ＝０．２Ｈｚのとき４００パルスと
なる。

これについて詳記すれば、遮断器投入時間は０． １
ｓｅｃであるから、この０．１ｓｅｃは、出力■は１０
ｍｓｅ晦に１パルス出力しているから出力■が１０回で
る期間と一致している。

したがって、この場合は第４図のカウンク６５の出力■
が■＋１＝１０となるように抵抗器６３の出力電圧が設
定される。

そして、第３図のデジタル引算器４２の出力■の２０パ
ルスを１０倍すれば２００パルスとなる。

故に、カウンタ６５にセットする値■は、（△Ｆ ＝
０． １ Ｈｚでは第３図のデジタル引算器４２の出力
■＝２０パルス、５０Ｈｚにて） となり、故にカウンタ６５にセットする値■は遮断器投
入時間０．１ｓｅｃで１０−１＝９、０．２ｓｅｃで２
０−１＝１９となる。

第５図は、下記４つの条件がすべてＯＫのときリレー８
２が動作し、このリレー８２の動作によって遮断器に投
入指令を出す。

（１）周波数差が設定値以下にて１Ｈ“（Ｏ出力）（２
）位相差が減少中にて１Ｈ“（■出力）（３）遮断器投
入時間前にて１Ｈ“（◎出力）（４）電圧差が設定値以
下にて′ＸＨ“（０出力）しかしながら、このようなデ
イジタル式自動同期装置においては、同期前一定時間を
検出する位相検出回路が側らかの原因によって遮断器投
入可能のように障害を生じた場合、小さなＩＣ１個の破
損により巨大なタービンや発電機が異同期投入され、こ
れら各機器を破損に至らせるという欠点があった。

また、投入パルスは同期点までしか指令なきため、少し
でも遮断器の投入時間がずれると、投入されないという
不具合があり、実用上好ましくない。

さらに、投入パルスの長さを別途コンデンサの充電時間
などによって決定している場合には、遮断器の投入時間
が変わる毎にコンデンサを取替えなければならないとい
う欠点があり、操作が煩雑であった。

また、自動同期装置は、系統と発電機の電圧、周波数お
よび位相が合致した瞬間に遮断器を投入するが、位相差
が大幅に違った異同期投入の衝撃が一番犬きい。

一方、周波数はＩＨｚ以内ぐらいまでに速度を合わせて
から同期装置を入れるのが普通であり、また電圧も無負
荷規定電圧に自動電圧調整器（ＡＶＲ）で合わしてある
のが普通であり、この状態では位相差があるときの誤投
入が一番危険性が高く、この対策が要請されている。

しかるに前記のような方式ではこれらの要請を満足する
ことができない。

本発明は以上の点に鑑み、このような問題を解決すべく
なされたもので、その主な目的は単に部品が１個破損し
たために異同期投入されるという確率を小さくするデイ
ジタル式自動同期装置を提供することにあり、また他の
目的は多少遮断器の投入時間がばらついてもコンデンサ
等を取替える必要もなく、発電機側と系統側の両電圧の
並列投入を可能とするデイジタル式自動同期装置を提供
することにある。

以下、図示する一実施例によってその構戒等を詳細に説
明する。

第６図は本発明によるデイジクル式自動同期装置の一実
施例を示す構或図で、第５図に代る最終出力段回路の一
例を示すものである。

第６図において第５図と同一符号のものは相当部分を示
す。

Ｍ３０９１は第１の判別回路を形成する第３図のデジタ
ル比較器４７の出力■（周波数差）と第２の判別回路を
形成する第３図のデジタル比較器４１の出力■（位相差
減少中）および第４の判別回路を形戒する第５図の電圧
差検出器８０の出力０（電圧差）を入力とするＩＣのナ
ンド回路、Ｍ３１９２，Ｍ３２９３はナンド回路９１の
出力側に接続されたＩＣのナンド回路、９４はコンデン
サ、９５は抵抗、Ｍ３ ３ ９ ６はＩＣのナンド回路
、ＦＦ１９７は第１のＲ−Ｓフリツプフロツプ、９８は
コンデンサ、Ｍ３４９９、Ｍ３５１００は第１のＲ−Ｓ
フリツプフロツプ９７のセット端子ｓＤ、リセット端子
ＲＤにそれぞれ接続されたＩＣのナンド回路、Ｍ３６１
０１は第３の判定回路を形或する第４図のデジタル比較
器５７の出力０（位相が合う）を入力とするＩＣのナン
ド回路、Ｍ３７１０２，Ｍ３８１０３，Ｍ３９１０４は
ナンド回路１０１の出力側に接続されたＩＣのナンド回
路、ＦＦ２１０５は第２のＲ−Ｓフリツプフロツプ、Ｍ
４０１０６はＩＣのナンド回路で、これらは前記第１お
よび第２の判定回路ならびに第４の判定回路の出力期間
中に前記第３の判定回路が出力することを条件に発電機
側と系統側の両電圧を並列投入する制御信号を出力する
制御回路を構威している。

Ｍ４１１０７は第２の判別回路を形戒する第３図のデジ
タル比較器４１の出力■を入力とするＩＣのナンド回路
、１０８はコンデンサ、１０９は抵抗、１１０は入力が
１Ｌ“→ゝＨ“に変る瞬間に１Ｈ“になるワンショット
パルスを出す単安定マルチバイブレーク、Ｍ４２１１Ｌ Ｍ４３１１２はＩＣのナンド回路で、これらは前記第２
の判定回路の出力の終了後所定時間経過すると前記制御
回路の出力をロックする手段を構成している。

つぎに、第６図に示す実施例の動作を説明する。

まず第６図の動作を説明する前に、第５図との相違点に
ついて説明すると、第５図においては４つの条件、すな
わち、１周波数差“Ｏ，１位相差減少中“■、′電圧差
“０、１位相が合う“◎の入力がすべてゝＨ“にてナン
ド回路８１がゝＬ“になり、リレー８２が動作するが、
この第６図においては条件１周波数差”■、１位相差減
少中“■、ゝ電圧差“０の入力が１Ｈ“となった後に１
位相が合う“◎の入力が１Ｈ“となって始めてリレー８
２が動作するように構成されている。

さて、ナンド回路９１の３人力１周波数差“Ｏ１位相差
減少中“■、“電圧差“０がすべて１Ｈ“の条件が揃っ
たときにナンド回路９１の出力はゝＬ“となる。

一方、第１のＲ−Ｓフリツプフロツプ９７は電源ＯＮの
ときの誤動作を防止するためのもので、電源ＯＮでコン
デンサ９８によりナンド回路１００に１Ｌ“が入り、ナ
ンド回路１００から第１のＲ−Ｓフリツプフロツプ９７
のリセット端子ＲＤにゝＨ“が入力され、出力Ｑは″Ｌ
“となり、このゝＬ“がナンド回路９３，１０３，１１
２に入力される。

そして、ナンド回路１０３に１Ｌ“が入力されることに
より第２のＲ−Ｓフリツプフロツプ１０５のセット端子
ＳＤには“Ｌ“が入力され、リレー８２の動作はロック
される。

しかして、１位相が合う“◎入力がゝＬ“から１Ｈ“と
なると、ナンド回路１０１の出力は１Ｌ“となり、これ
がナンド回路９９によってゝＨ“に反転されて第１のＲ
−Ｓフリツプフロツプ９７のセット端子ＳＤに入力され
、第１のＲ−Ｓフリツプフロツプ９７の出力Ｑは１Ｈ“
となり、前記ロックを解除し、これから正常の動作が開
始される。

まず、投入がロックされる場合について説明する。

最初にナンド回路１０１の入力端に１位相が合う“◎か
らのゝＨ“が先に入ると、それ以前にナンド回路９１の
いずれかの入力がゝＬ“になっており、ナンド回路９２
の出力はゝＬ“である。

したがって、ナンド回路９６の出力は′Ｌ“になってい
る。

このため、ナンド回路１０１の入力がゝＨ“になり、ナ
ンド回路１０２の出力が（％ Ｈ“となっても、ナンド
回路９６の出力がゝＬ“を継続しているため、ナンド回
路１０３の出力はゝＨ“となり、これがナンド回路１０
４によってゝＬ“に反転されて第２のＦｔ．−Ｓフリツ
プフロツプ１０５のセット端子ＳＤに入力され、第２の
ＲＳフリツプフロツプ１０５のＱ出力はゝＬ“、ナンド
回路１０６の出力はゝＨ“でリレー８２は動作しない。

かくして投入はロックされる。しかるのちに１周波数差
“０１１位相差減少中“■、′電圧差“０のすべての入
力が、ゝＨ“になってもナンド回路９３の入力にはすで
にナンド回路１０１から出力′Ｌ“が与えられており、
ナンド回路９２の１Ｈ“出力は効果を出さないため、ナ
ンド回路１０３の出力は″ＸＨ“のままロックを維持す
る。

すなわち、１位相が合う“Ｑ人力とゝ周波数差Ｏ，ゝ位
相差減少中“■、１電圧差“０の２つのグループの’Ｈ
“になる順序が問題であり、１位相が合う“０人力がさ
きにゝＨ“になり、後から１周波数差“Ｏ、位相差減少
中“■、′電圧差“０のすべてがゝＨ“になった場合に
は、■，■，〃 ０，◎のすべでが後からゝＨ“になってもナンド回路１
０３の出力は一度もゝＬ“にならず投入はロックされる
。

このように、１周波数差“■、１位相差減少中“■、ゝ
電圧差“０が、位相が合う“◎よりも早く合致してもリ
レー８２は動作せず、投入はロックされる。

つぎに、ナンド回路１０３の出力がゝＬ“となり、リレ
ー８２が動作し、投入が可能となる場合について説明す
る。

まず、１周波数差“Ｏ，″位相差減少中“■、“電圧差
／／０の入力が先にすべてゝＨ“になると、ナンド回路
９１の出力は１Ｌ“、ナンド回路９２の出力はゝＨ“と
なる。

一方、１位相が合う“◎入力はこの時点ではゝＬ“のた
め、ナンド回路１０１の出力は１Ｈ“である。

したがってナンド回路９３の入力はすべてゝＨ“となり
、ナンド回路９３の出力はゝＬ“となり、ナンド回路９
６の出力はゝＨ“となっている。

このような状態のときに、ゝ位相が合う“◎入力がゝＨ
“になると、ナンド回路１０１の出力はゝＬ“、ナンド
回路１０２の出力はゝＨ“と反転し、ナンド回路９３の
入力は１Ｌ“となる。

しかして、ナンド回路９６の出力は入力側にコンデンサ
９４が接続されているため、ナンド回路９３の入力がゝ
Ｌ“になってから、コンデンサ９４の充電時間に対応す
る所定時間遅れてゝＬ“になる。

すなわち、ナンド回路１０３の入力は、ナンド回路１０
１の出力がゝＬ“になってからナンド回路１０２の出力
は″″Ｈ“となり、またナンド回路９６の出力は一定時
限のみゝＨ“となるため、コンデンサ９４による遅れ時
間の間だけ入力はすべてゝＨ“となり、ナンド回路１０
３の出力にはゝＬ“パルスが発生する。

しかして、ナンド回路１０３の出力が％％ Ｌ“となれ
は、ナンド回路１０４の出力はゝＨ“となり、第２のＲ
−Ｓフリツプフロツプ１０５のセット端子ｓＤに１Ｈ“
が入力され、その出力Ｑ？ｔ’ Ｈ”となり、ナンド回
路１０６の出力はゝＬ“で、リレー８２は動作する。

そして、ナンド回路１０３の出力がゝＨ“のときはナン
ド回路１０４の出力はゝＬ“となり、リレー８２は動作
しない。

なお、第２のＲ−Ｓフリツプフロツプ１０５をリセット
するときはリセット端子ＲＤに１Ｈ“を入力することに
よって行なわれ、これはナンド回路１１２の出力を直接
に第２のＲ−Ｓフリツプフ口ツプ１０５のリセット端子
ＲＤに入力する。

すなわち、１周波数差“Ｏ，″′位相差減少中“■、ゝ
電圧差“０の入力がすべてゝＨ“となった後にゝ位相が
合う“◎入力が′Ｈ“になると、ナンド回路１０３の出
力にゝＬ“パルスが発生し、このパルスはナンド回路１
０４によって１Ｈ“に反転され、このゝＨ“が第２のＲ
−Ｓフリツプフロツプ１０５のセット端子ＳＤに入力さ
れ、出力ＱはゝＨ“となり、リレー８２を動作し、投入
指令を発報する。

このように、１周波数差“■、１位相差減少中■、′電
圧差“０の各条件が先にできれは、１位相が合う“◎入
力が印加した瞬間に投入指令を発するが、ゝ位相が合う
“◎の位相だけが先に合ってから上記Ｏ，■，０の各条
件ができても投入指令は発することなく投入はロックさ
れる。

すなわち、上記の場合、位相検出回路がハードウエアの
故障で、誤った位相で誤投入をするのが一番ショックが
大きいわけであるが、たとえ先にこの一番重犬な回路が
誤動作しても投入にいたることなく誤投入を防七するこ
とができる。

つぎに、ナンド回路１０７からナンド回路１１２までの
回路は、前述したように、第２の判別回路の出力■の終
了後所定時間経過すると制御回路の出力をロックする手
段を構成し、その出力によって、制御回路の出力段の第
２のＲ−Ｓフリツプフロツプ１０５をリセットする機能
を備えている。

すなわち、同期投入すべき同位相の時点を過ぎると、ナ
ンド回路１０７の出力は″′Ｌ“から′Ｈ“へと移行す
る。

一方、単安定マルチバイブレーク１１０の入力はコンデ
ンサ１０８と抵抗１０９によって決まる時定数によって
除々に“Ｈ“入力となり、ナンド回路１０７の出力がＸ
ＸＨ“になった時点から所定時間遅れてゝＨ“のワンシ
ョット・パルスを発生する。

しかしてナンド回路１１１の出力はＸＸＬ“のワンショ
ット・パルスになり、このパルスはナンド回路１１２を
通して第２のＲ−Ｓフリツプフロツプ１０５をリセット
する。

かくして、投入位相差を検出する位相検出回路が、部分
的に破損したとき、すなわち、投入しないように破損す
れば問題ないが、投入指令を出すように破損したとき、
位相差検出の条件とそれ以外の条件の２つに分け、位相
差検出の条件ができ〃 ないときに位相差投入信号が出ても投入指令をロックす
ると共に、一度ロツクすれば位相差以外の条件が仮にそ
の後で合致しても、合致した時点で投入指令が出ないよ
うにロックできる。

また、投入パルスは同期点を過ぎてから一定時間（可調
整）でリセットされるため、遮断器の投入時間がどのよ
うに変化してもコンデンサ等を取り替える必要もなく、
自由に設定することができる。

なお、上記実施例においては、位相差検出の条件と、そ
の他の条件に分けた場合について説明したが、本発明は
これに限定されるものではなく、同期前一定時間に相当
する位相差検出と、同期前一定位相角とに分けて同様回
路にしても同様の効果を奏する。

しかして、本発明では、従来のこの種の装置に比して次
のような多くの有効な特徴をもつものである。

すなわち、まず第１に位相差検出（同期前一定時間相当
）とその他の条件を２つに分け、条件が整わない時点で
位相差を検出しても投入指令をロックするようにしたも
のであるから、たとえ位相差検出回路の部分などが故障
しても誤投入する確率を小さくすることができる。

第２に同期点を過ぎてから一定時間後に投入指令を自動
的にリセットできるため、従来のように遮断器の投入時
間が少し長い場合は投入できないとか、遮断器の投入時
間が大幅に変化するとコンデンサをその都度に変えるこ
とが不要となる。

第３に人為的な操作に頼よる必要がなくなるため、それ
にもとづくあらゆる不便さを解決することができる等、
種々の特徴を有する。

このように本発明によれば、従来のこの種の装置に比し
て多犬の効果があり、デイジタル式自動同期装置の性能
を一段と向上させることができる。

【図面の簡単な説明】

第１図乃至第５図は本発明の基本となる従来のデイジク
ル式自動同期装置の一例を示し、第１図および第３図〜
第５図は接続図、第２図は動作説明図、第６図は本発明
によるデイジタル式自動同期装置の一実施例を示す接続
図である。 ５・・・位相差変換回路、２２・・・パルス発振器、２
３・・・ナンド回路、４１，４７，５７・・・デイジタ
ル比較器、８０・・・電圧差検出器、８２・・・リレー
９１〜９３・・・ナンド回路、９４・・・コンデンサ、
９５・・・抵抗、９６・・・ナンド回路、９７・・・Ｒ
−Ｓフリツプフロツプ、９８・・・コンデンサ、９９〜
１０４・・・ナンド回路、１０５・・・Ｒ−Ｓフリツプ
フロツプ、１０６，１０７・・・ナンド回路、１０８・
・・コンデンサ、１０９・・・抵抗、１１０・・・単安
定マルチバイブレーク、１１１〜１１２・・・ナンド回
路。

Claims (1)

1. 【特許請求の範囲】 １ 並列すべき両電圧の位相差に対応した数の高周波パ
   ルスを発生するパルス発生回路と、前記高周波パルス数
   の変化速度により前記両電圧の周波数差が所定値以下で
   あることを判別して出力する第１の判別回路と、前記高
   周波パルス数の変化傾向により位相差が減少中であるこ
   とを判別して出力する第２の判別回路と、前記パルス発
   生回路の出力と前記高周波パルス数の変化速度により同
   期の所定時間前であることを判別して出力する第３の判
   別回路と、前記両電圧の電圧差が所定値以下であるとき
   出力する第４の判別回路と、前記第１、第２の判別回路
   および第４の判別回路の出力期間中に前記第３の判別回
   路が出力を開始することを条件に前記両電圧を並列投入
   する制御信号を出力する制御回路とを備えたことを特徴
   とするデイジタル式自動同期装置。 ２ 並列すべき両電圧の位相差に対応した数の高周波パ
   ルスを発生するパルス発生回路と、前記高周波パルス数
   の変化速度により前記両電圧の周波数差が所定値以下で
   あることを判別して出力する第１の判別回路と、前記高
   周波パルス数の変化１頃向により位相差が減少中である
   ことを判別して出力する第２の判別回路と、前記パルス
   発生回路の出力と前記高周波パルス数の変化速度により
   同期の所定時間前であることを判別して出力する第３の
   判別回路と、前記両電圧の電圧差が所定値以下であると
   き出力する第４の判別回路と、前記第１、第２の判別回
   路および前記第４の判別回路の出力期間中に前記第３の
   判別回路が出力を開始することを条件に前記両電圧を並
   列投入する制御信号を出力する制御回路と、前記第２の
   判別回路の出力の終了後所定時間経過すると前記制御回
   路の出力をロックする手段とを備えたことを特徴とする
   デイジタル式自動同期装置。