JPS5848944B2 - 処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、ｍビットのデータワードからｍ ＋ ｎビッ
トのアドレスワードを発生し、ｍ＋ｎビツ１・のアドレ
スワードをｍビットのワード形式に変換するためのｍビ
ットのデータワードを受信する第１の中央処理要素を含
む処理装置に関する。

蓄積プログラム制御システムは、処理装置、処理装置の
外に設けられたランダムアクセスメモリ、システムにと
って有用な働きをする周辺装置、データパスおよびアド
レスバスで構成されることが多い。

データパスは代表的には処理装置とメモリ、それに処理
装置と周辺装置の間の両方向の情報の変換に使用される
。

アドレスバスは処哩装置からメモリあるいは周辺装置へ
の単方向のアドレスヮードの伝送に使用される。

アドレスヮードは処理装置と周辺装置の間の制御信号の
伝送とメモリの読み書きとに使用される。

メモリアドレスワー円ま通常は現在実行されている命令
に関連したメモリ位置の次の位置にアクセスするために
処理装置内のプログラムカウンタを増分することによっ
て発生される。

分岐すなわちジャンプ命令の際には処理装置は実行され
るべき次の命令を指定するアドレスをメモリからデータ
バスを通して受信する。

データバスのビット幅がアドレスバスのそれよりも犬で
あるか等しいならば処理装置にアドレス情報を伝送する
には何の問題も生じない。

しかしながらもしデータバスのビット幅がアドレスバス
のそれよりも小さいときにはアドレス情報の伝送は問題
を複雑にする。

例えばデータバスが１６本の導体から成り、アドレスハ
スが２０本の導体から成っていてアドレスが２０ビット
ノ幅を持っているとしよう。

この場合にはデータバスを通して１ワードを受けとって
も、２０ピットのアド，レスを指定できないことは明ら
かである。

この場合には処理装置に全部で２０個のアドレスビット
を含むように二つのデータヮードの形式でアドレス情報
を伝送することが必要になる。

アドレスワードを発生するための上述の方法のためには
受信されたビットが全部で必要な２０ビットのアドレス
になるようにするために各受信データワードのビットを
適切な処理装置の構成要素に導く必要があるから、これ
までは処理装置のコストがふえ複雑なものになっていた
。

第１の１６ビットのデータワードの内の４ビットが２０
ビットのアドレスの上位の４ビットを表わすものとしよ
う。

さらにこれらの４ビットは第１のデータワードの下位の
４ビットであるとする。

また２番目のデータワードの１６ビットはすべて２０ビ
ットのアドレスの下位の１６ビットを表わしているもの
としよう。

このような仮定をすれば、処理装置は第１のデータヮー
ドの４個のアドレスビットを受信してこれを処理装置内
の上位の４ビットのアドレスを記憶する部分に導く必要
がある。

このような装置によってまた２番目のデータワードの１
６ビットをアドレスワードの下位１６ビットを入れる部
分に導く必要がある。

このような動作を実行するためには色々な方法がある。

最も明白な方法はケート、ステアリング回路、マルチプ
レクサなどを使う方法である。

これによって処理装置は所要のアドレスワードを発生す
ることができるようになるが、このような特別な回路を
使用するために処理装置が複雑化してコストが犬となる
。

従って処哩装置のコストと複雑さを増大せずに少数のビ
ット幅のデータワードからアドレスを発生する装置を持
った処理装置を提供することが問題となる。

この問題は次のような本発明によって解決される。

すなわち処理装置は、さらにｎビットのデータを受信す
る第２の中央処理要素と、第１のｍビットのデータを第
１の中央処理要素に与える第１のバスと、与えられたワ
ードのｎ個の所定のビット位置のｎビットを第１の中央
処理要素から第２の中央処理要素に転送する手段とを含
み、第１のバスが第１の中央処理要素に第２のｍビット
のワードを与え、第２のバスが次に同時に第２の中央処
理要素からｎビットを第１の中央処理要素からｍビット
を読み出してｍ＋ｎビットのワードを構成するようにす
る。

本発明の目的は少ないビット幅を持つデータワードから
与えられたビット幅を持つアドレスワードを発生するた
めの改良された装置を有する処哩装置を提供することに
ある。

本発明の他の目的は高価で複雑なゲートおよびステアリ
ング装置を使用しないでアドレスワードを発生できる処
理装置を提供することにある。

本発明によれば、（１）ｍビットのデータワードを受信
してｍ＋ｎビットのアドレスワードを発生し、（２）ｍ
＋ｎビットのアドレスワードなｍビットの形式を持つデ
ータワードに変換する改良された回路を有する蓄積プロ
グラム方式の処理装置が提供される。

ｍ，ｍ＋ｎはアドレスバスがデータのバスより広い幅を
持つことを示している。

ｍとｎの値そのものは本発明にとっては重要ではない。

例えば代表的なマシンは１６ビットのデータパスを持ち
、例えば２０ビットのアドレスバスを持ツ。

このようなマシンではｍ−１６であり、ｎ−４である。

この明細書では１６ビットの両方向性データバスと２０
ビットの単方向性アドレスバスを持つ本発明の処理装置
について述べるが、もし必要であればｍ＋ｎとして他の
値をとってもよい。

本発明の一実施例たる処理装置は、第１のＡＭＵセクシ
ョンヲ持つ多セクション演算装置（ＡＭＵ）を含む。

これはまた中央処理要素とも呼ばれるが、テータバスと
の間で１６ビットのワードを受けたり１６ビットのワー
ドを与えたりできる１６ビットの幅のものである。

第１のセクションは２０ビットのアドレスバスの１６本
の下位の導体に１６ビットを与えることができる。

処理装置はこれも中央処理要素と呼ぶ第２のＡＭＵセク
ションを持ち、これは４ビットの幅を持って第１のＡＭ
Ｕセクションに蓄積された１６ビットのワードの内の下
位４ビットを受信することができ、これはまたアドレス
バスの上位の４本の導体に４ビットを与えることができ
る。

これらの二つのＡＭＵセクションが共同してアドレスバ
スに２０ビットを与える。

第２のＡＭＵセクションの入力は第１のＡＭＵセクショ
ンの下位４ビットの出力導体に固定的に接続されている
。

これによって第１のＡＭＵセクションの任意のワード中
の下位４ビットが特別のゲートあるいはステアリング回
路なしに第２のセクションに転送できることになる。

（１）アドレスワードの上位４ビットが第１のワードの
下位４ビットになるような第１の１６ビットを第１のＡ
ＭＵセクションに与え、（２） この下位４ビットを
第２のＡＭＵセクションに転送し、同時に第１のＡＭＵ
セクションにデータバスから与えられて形成されるべき
アドレスワードの下位１６ビットを表わす第２の１６ビ
ットを受信し、（３）両方のＡＭＵセクションを同時に
読み出してアドレスバスに２０ビットのアドレスワード
を与える、ことによってデータバスから受信されたワー
ドから２０ビットのアドレスワードを形成することがで
きる。

ＡＭＵセクションに蓄積された２０ビットのワードはた
だちにアドレスバスに与える必要はない。

もし必要であればワードを論理または算術操作によって
変更してアドレスバスに与えてもよい。

またアドレスワードを１６ビットのデータワート二つに
戻してデータバスを通してメモリに返送してもまん・。

処理装置はさらにＡＭＵのビット幅を持つ内部のランダ
ムアクセスメモ！Ｊ（ＲＡＭ）を有している。

ＲＡＭ゜の入力および出力はＡＭＵの出力および人力に
接続されていて、処理装置がＡＭＵｏ中のデータを一時
記憶のためＲＡＭの中の指定した位置に転送したり、ま
た後にＡＭＵに対して指定したＲＡＭ位置の内容を読み
出したりすることができる。

これによってそのときＡＭＵに入っている２０ビットの
アドレスワードのような任意のワードを一時記憶のため
ＲＡＭに転送することができる。

ＡＭＵは後で他の動作を実行し、ＲＡＭに記憶されてい
たデータを取り出して、さらにこれを論理あるいは演算
動作に必要に応じて使用することができる。

中央処理要素とも呼ふＡＭＵセクションの間の上述した
相互接続は１６ビットのデータワードから２０ビノトの
アドレスワードを発生したり、またこの逆の操作を行な
うための効果的で経済的な方法となる。

この相互接続によって両方のＡＭＵセクションが１６ビ
ットのデータパスに直接接続されているときに必要とな
るゲート、マルチプレクサ、ステアリング装置などが不
要になる。

本発明の特徴は、ｍビットのデータヮードからｍ＋ｎビ
ットのアドレスワードを形成するために、形成されるべ
きアドレスワードの内のｎビットを含む第１のｍビット
のワードを受信し、第１の受信ワードを第１のＡＭＵセ
クションに入れ、形成されるべきアドレスヮードの残り
のｍビットを含む第２のｍビットのワードを受信し、第
１のＡＭＵセクションに第２のワードのビットを入れる
と同時に、第１のワードのｎビットを第１のＡＭＵセク
ションから第２のＡＭＵセクションに転送し、次に両方
のＡＭＵセクションのピットを同時にｍ＋ｎビットのア
ドレスバスに与えることである。

他の特徴は、第２のＡＭＵセクションの入力を第１のＡ
ＭＵセクションの下位ｎビットの出力導体に接続して第
１のＡＭＵセクションの下位ｎビットカ第２のＡＭＵセ
クションでいつでも利用できるようになっていることで
ある。

本発明の他の特徴は、処理回路がｍ＋ｎビットのアドレ
スワードをｍビツ｝Ｑ形式を持つ二つの別々のワードに
変換する機能と、ｍ＋ｎビットのアドレスワードを第２
のＡＭＵセクションのｎビットと第１のＡＭＵセクショ
ンのｍビットに分割して蓄積する機能と、第２のＡＭＵ
セクションに蓄積されたアドレスヮードのｎビットを第
１のＡＭＵセクションの第１のレジスタの下位のｎビッ
トに転送する機能と、第１のセクションの第１のＡＭＵ
レジスタからのｍビットワードであってそのワードの下
位のｎビットが第２のＡＭＵセクションから転送された
ｎビットであるようなワードをデータバスに与える機能
と、第１のＡＭｔＪセクションの第２のレジスタのｍビ
ットを次にｍビットのデータバスに与える機能にある。

本発明の他Ｏ持徴は、第２のセクションの出力を第１の
セクションの下位ｎビットの入力に接続してＡＭＵ中の
ｍ＋ｎビットのアドレスワードの上位のｎビットが第１
のセクションの下位のｎビットに転送できるようにする
機能にある。

本発明の他の特徴は、第２のＡＭＵセクションにｎビッ
トのランダムアクセスメモリ（ＲＡＭ）が接続され、第
１のＡＭＵセクションにｍビットのＲＡＭが接続されて
いることである。

各ＡＭＵセクションの出力および入力回路とそれに関連
したＲＡＭの間には相互接続があり、これによってその
とき二つのセクションに記憶されているｍ＋ｎビットの
ワードをＲＡＭの選択された位置に記憶することができ
、またＲＡＭの任意の選択された位置のワードを二つの
セクションの入力に与えることができる。

本発明の彼此の目的、利点および特徴は以下の図面を参
照した本発明の実施例の説明によってより容易に理解で
きるようになると思われる。

概論 本発明の一実施例たる処理装置を有するシステムを第１
図に示す。

このシステムは処理装置１０１，メモリシステム１０２
、ラインスイッチ１０５、トランクスイッチ１０６を含
んでいる。

ラインスイッチの電話機に接続されており、トランク回
路は交換局１０７に接続されている。

ラインスイッチおよびトランクスイッチはまた導体路１
１４の各々を通してネットワーク制御装置１０３に接続
されている。

システムはさらにデータハス１ １ ０、アドレスバス
１１１，メモリ制御バス１１２およびＩ／Ｏ制御バス１
１３を含んでいる。

処理装置１０１はメモリシステム１０２に蓄積されたプ
ログラム命令とデータの制御下で動作する。

処理装置はメモリシステムの助けによって時分割スイッ
チネットワーク１０８を制御する。

これは各ラインスイッチおよびトランクスイッチの状態
を監視し、ネットワーク制御装置およびラインスイッチ
、トランクスイッチの種々のハードウエア要素の状態を
選択的に変化しながらこれを実行する。

コマンドはデータバス１１０を通して処理装置からネッ
トワーク制御器に与えられる。

走査応答その他の状態情報もまたデータバス１１０を通
してネットワーク制御装置から処理装置に返送される。

ネットワーク制御装置はアドレスバス１１１上の信号に
よって選択される。

空きタイムスロットが利用できることを判定し、その空
きタイムスロットに接続されるべき二つの回路を割当て
、割当てられたタイムスロットが発生するたびにその二
つの回路の時分割スイッチを閉成することによって、呼
ごとに二つのラインスイッチあるいはラインスイッチと
トランクスイッチが相互に接続される。

そのタイムスロット割当てを消去すればラインスイッチ
とトランクスイッチをその呼から除外できる。

これによってそのスイッチが消勢されてそれが割り当て
られていたタイムスロットがそれ以後生じてももはや閉
成することはない。

バス１１１を通してメモリにアドレス情報を与えること
によって処理装置はメモリ１０２の位置を選択的にアド
レスして読出しおよび書込み動作を行なう。

アドレスされたメモリ位置の内容は読出し動作の場合に
はデータバス１１０を通して処理装置に返送される。

書込み動作の場合にはアドレスバスの信号によって指定
されたメモリ位置にデータバスの情報が書込まれる。

バス１１２上の信号は各動作でメモリに書込みを行なう
か読出しを行なうかを指定する。

処理装置はネットワーク匍脚装置とも同様の通信を行な
いシステム中のアドレスされた部分からの応答はバス１
１０を通して返送される。

制御バス１１２および１１３は複数個の別々の線から成
っており、例えばメモリ書込み、メモリ読出し、メモリ
動作完了などの別々の機能に使用されるようになってい
る。

バス１１３０種々の導体も同様の機能を実行する。

バス１１０，１１１および１１３はまたデータリングそ
の他のＩ／Ｏ装置にも延びている。

第２図は本発明の一実施例たる処理装置の詳細を示して
いる。

処理装置はマイクロプログラム型のものであり、これは
演算ユニット（ＡＭＵ：２０３）、ＲＯＭマイクロスト
ア２０９、マイクロストア制御ユニット（ＭＣＵ：２０
Ｂ）、パーマネントメモリ（ＣＭ： ２０５ ）、ラン
ダムアクセスメモＩＪ（ＲＭ：２０４）それにトランシ
ーバ２０１，２０２を有している。

Ｍ、■、Ｋと名付げられたＡＭＵ入力はそれに対して演
算を，行なうべきデータである。

ＡＭＵの出力はＡおよびＤと名付げられる。

Ｆ入力は各動作で実行すべきＡＭＵの機能を指定する。

人出力はトランシーバ２０２を通して２０ビットのアド
レスワードをアドレスバス１１１に与える。

人出力のデータはまたトランシーバ２０２を通して通路
２２１を通してＫ入力に返送される。

出力Ｄはトランシーバ２０１を通して１６ビットのワー
ドをデータバス１１０に与える。

Ｍ入力はトランシーバ２０１を通してデータバスからの
データワードを受信する。

■入力はマルチプレクサ２０６０種々の選択された入力
によってアドレスされたＲＭメモリ２０４からのテータ
を受信する。

ＡＭＵのＫ入力はマルチプレクサ２０７０入力によって
アドレスされたＣＭメモリ２０５の出力を受信する。

ＲＭメモリ２０４は小規模なリードライトメモリであっ
てシステムプログラマに対してＡＭＵの外部の１６個の
汎用レジスタを提供するものである。

ＲＭメモリにアクセスするためのアドレス情報は匍脚リ
ードＲＳＯおよびＲＳＩの制御下に７ルチプレクサ２０
６０４個の入力のいずれからでも与えられる。

ＣＭメモリは３２ワードの容量を持つリードオンリーメ
モリである。

このメモリはＡＭＵに対してマイクロプログラムが要求
する定数を与える。

頻々使用される定数のひとつは全ゼロを含むワードであ
る。

アドレＡｊＷ報の１ビットはＣＭメモリに対してＫＡ４
導体から与えられる。

残りの４ビットはマルチプレクサのＫＳＯ、Ｋｓ１匍脚
導体の制御下にマルチプレクサ２０７０４本の入力のひ
とつから供給される。

ｐ Ｌ；＜，Ｚ．２ ２ ５はＡＭＵの動作を制御する
Ｆ入力に信号を与える。

これは実行されるべき論理あるいは演算機能を指定し、
また各動作で使用されるべきデータを与えるために使用
されるＡＭＵの入力（Ｍ、■、Ｋ）を指定し、さらに各
動作で出力情報を与えるべきＡＭＵ出力（Ｄ，Ａ）を指
定する。

ＰＬバス上の信号はＭＣＵ２０Ｂによってアドレスされ
るマイクロストア２０９から受信される。

ＡＭＵのＤ出力の清報はトランシーバ２０１を通してデ
ータバス１１０に与えてもよく、Ｄノくス２１４を通し
てＭＣＵ２０Ｂに与えてもよく、またインバータ２２０
を通してＩＤバス２１５に与えてもよい。

ＩＤバス上の情報はマルチプレクサ２０６に与えられる
入力情報で指定されるＲＭメモリ上のアドレスに記入さ
れる。

他の時点ではＩＤバス２１５上の情報はマルチプレクサ
２０６および２０７へのアドレス情報としても使用でき
る。

マイクロストア２０９から読出された情報はレジスタ２
１０を通してＰＬバス２２５に与えられて（１）ＡＭＵ
が実行する機能を指定するためにＡＭＵのＦ入力に与え
られ、（２）制御論理要素２２６に与えられてこの要素
がゲート信号を生じてそれを出力導体に与えるようにし
、また（３）マルチプレクサ２０６および２０７の下方
の入力に与えられて、ある種の動作についてメモ！Ｊ（
ＲＭおよびＣＭ）の入力情報となる。

要素２２６は処理装置を匍脚したりシステム中の他の要
素を匍脚したりするのに必要となるゲート、ストローブ
、その他の信号を発生するためにｐＬバス上のマイクロ
ストア２０９の出力を受信して復号する回路を含む。

マイクロストア２０９のアドレス情報はバス２１４から
ＭＣＵによって受信されてもよい。

これはＭＲＳ ２ １ ６からＭＣＵに与えられること
もあり、あるいはマイクロストアのあるフィールドから
読出されて通路２１９を通してＭＣＵのＡＣ入力に与え
られることもある。

ＭＣＵによって受信されるバス２１４上のアドレス情報
はプログラムのＯＰコードの情報を含み、マイクロスト
ア内の任意のワードをアドレスすることができる。

ＭＲＳレジスタ２１６はマイクロサブルーチンの戻りア
ドレス情報を記滝するのに使用され、これはマイクロサ
ブルーチンの終りで、マイクロ制御ユニット２０８を適
切な戻りアドレスにリセットする。

ＡＣ入力端子の情報はＭＣＵをマイクロサブルーチンの
ワードからワードへ正常に歩進するのに使用される。

詳細な説明 処理装置について理解するにはそれが実行することがで
きるもつと代表的な動作のいくつかを説明するのが良い
。

第６図はＲＭメモリ２０４のワードＲ２の内容をワード
Ｒ１の内容に加算して結果をワードＲ１に入れる命令を
示している。

Ｒｌ，Ｒ２はＲＭメモリの第１および第２のワードでは
なく、そのアドレスが命令のＲ１およびＲ２フィールド
の内容で指定されるワードである。

Ｒ２フィールドはビット０〜３から成り、Ｒ１フィール
ドはビット４〜７から成る。

この命令のＯＰコードはｏ３であってこれはフィールド
の８〜１４に記憶されている。

ＢＡビットの機能は本発明の理解には必要ない。

第６図の命令はデータバス１１０、データトランシーバ
２０１を通してメモリシステム１０２から受信されて、
通路２２３を通してＡＭＵのＭ入力に与えられ、次にＡ
ＭＵの中でそのＤ出力に転送される。

ここから命令のビツ１・８〜１５はＤバス２１４を通し
てＭＣＵ２０８の人力２３１に与えられる。

命令のすべてのビットはインバータを通してＩＤバス２
１５に与えられる。

右側の８ビットはＲ１、Ｒ２フィールドであって、これ
はマルチプレクサ２０、６の上方の二つの入力に接続さ
れたＲ１、Ｒ２レジスタ２１１ ，２１２に入る。

このときＭＣＵ２０８に与えられたＯＰコードのビット
（２進の０３）は第６図の命令を実行するために処理装
置を制御するのに使用されるマイクロサブルーチンの第
１ワードのアドレスを与える。

マイクロストア２０９は各々のアドレスされたマイクロ
命令をひとつずつアドレスし信号をＵＤバス２１９、レ
ジスタ２１０およびＰＬバス２２５に与えてＡＭＵが命
令を実行するようにする。

ＰＬバスによってＦ入力に与えられた信号がＡＭＵの動
作を指定し、ＰＬバスによって制御論理に与えられた情
報がゲートおよびストローブ信号ヲ発生する。

ＰＬバスの信号はまたマルチプレクサ２０６のＲＳＯ、
ＲＳＩ導体を制御してＲＭメモリに与えるべきマルチプ
レクサの適切な入力を動作する。

ＲＭメモリはまずそのときＲ１レジスタ２１１の中にあ
るＲ１フィールドビットのアドレスを受ける。

Ｒ１ビットによってアドレスされたワードの内容がＲＭ
メモリから読み出されて■入力に与えられ、ＡＭＵの中
に一時的に記憶される。

ＭＣＵ２０８はマイクロサブルーチンの次のワードをよ
み出して次のマイクロ命令をとり出す。

ここでＲＭメモリはＲ２フィールドのビットを含むＲ２
レジスタ２１２の内容をアドレスとして受ける。

これらのビットによってＲＭメモリの中のアドレスされ
たワードが読み出されて、■入力に与えられてＡＭＵの
レジスタに入れられる。

ＭＣＵは次にマイクロストアＲＯＭ２０９をアドレスし
て、ＡＭＵがそのときＡＭＵの中に記憶しているＲ１と
Ｒ２ワードを加算してその和をＤ出力に与えるようにす
る。

この動作は部分的にはＦ入力に与えられた信号によって
制御される。

Ｒｌ，Ｒ２ワードの和はインバータ２２０を通って、バ
ス２１５を通り、書込み信号の匍脚下にＲＭメモリのＲ
１位置に記入される。

第６図の命令は演算の結果をＲＭメモリのＲ１位置に入
れることを指定しているから、Ｒ１レジスタ２１１はこ
の書込み動作の間ＲＭメモリにアドレス情報を提供する
。

処理装置で実行できる他の命令は第７図に示されており
、ここでは特定の２進数■がソフトウエアレジスタであ
るＲＭメモリー中のワードＲ１の内容に加算され、その
結果がワードＲ１に入れられる。

この動作には二つの命令ワードが必要である。

第１のワードはＡＭＵ２０３によって受信されてそのＭ
入力からＤ出力に転送される。

ビット８〜１５はｏｐコードであり、これはＭＣＵ２０
８に与えられる。

Ｒ１フィールドのビット４〜７はＲ１レジスタ２１１に
入れられる。

Ｒ１情報は次に演算を行なうべきＲＭメモリ内のワード
位置を指定するアドレス情報としてＲＭメモリに与えら
れる。

ＯＰコードフィールドのピットＴ＋ ０ ７ Ｉ＋はマ
イクロストア２０９をその命令に関連したマイクロサブ
ルーチンの開始アドレスにセットする。

このサブルーチンはマイクロストアからワード毎に読み
出され、これはまずＲＭメモリからＲ１ワードを読み出
し、これを■入力に与え、ＡＭＵ ２ ０ ３の内に蓄
積する。

次に第７図の命令の第２ワードとしてＭ入力に量■が受
信される。

このワードの全体はＡＭＵＯ中のＲ１ワードに加算され
るべき２進数を表わしている。

マイクロサブルーチンの系列はＡＭＵを動作してデータ
ワード■をＲ１ワードに加算し、これらの二つのワード
の和をＡＭＵのＤ出力に与える。

ここから和を表わすワードはインバータ２２０と、ＩＤ
バスを通してＲＭメモリーに転送され、ここでこれは書
込み入力とＲ１レジスタによるアドレス情報の匍脚下に
Ｒ１位置に記入される。

第８図は本発明と関連する型の２ワード命令を示す。

これは処理装置に対してアドレスバス１１１に二つの１
６ビットのデータワードに含まれた情報によって指定さ
れる２０ビットのアドレスを与えるように指定する。

第８図を参照すれば、処理装置がそのビットのＯ〜３が
形成されるべきアドレスワードの上位の４ビットを含む
第ｌのワードを受信してこれを蓄積し、次に形戒される
べき２０ビットのアドレスヮードの下位の１６ビットを
含む命令の第２ワードを受信し、次いで同時にこれらの
上位４ビットと下位１６ビットをトランシーバ２０２を
通してアドレスバス１１１に与えたときにこの動作は完
成する。

ＡＭＵ２０３が１６ビットから２０ビットへのアドレス
変換を実行する方法は第３図を参照すると最も良く理解
できる。

第３図のＡＭＵ２０３は機能的には二つの区間ＡＭＵＡ
とＡＭＵＢとを含む。

ＡＭＵＡは要素２０３Ａであり１６ビットの幅（ビット
０〜１５）を持つ。

ＡＭＵＢは要素２０３Ｂであり４ビットの幅（ビット１
６〜１９）を持つ。

ＡＭＵＡはそのＤ出力を通してデータバス１１０にアク
セスできてそのバスに１６ビットを与えることができる
。

ＡＭＵＡのＭ入力はこのバスから１６ビットのワードを
受信する。

ＡＭＵＡのＤ出力のビット０〜３はまた通路２１４Ｂを
通してＡＭＵＢのＭ入力に与えられている。

ＡＭＵＢのＤ出力は４ビットから成っているが、これは
端子３０３に延長され、ここからＡＭＵ２０３ＡのＩ入
力に延びている。

この代りにこれはインバータ２２０Ｂを通して第２図に
示すアドレス回路の制御下にＲＭメモリ２０４に延長さ
れてもよい。

ＡＭＵＡとＡＭＵＢの両方のＡ出力は通路２２２を通し
てアドレスバス１１１に延長される。

ＡＭＵによって発生された各アドレスワードの右側の１
６ビットはＡＭＵＡによって与えられ、左側の４ビット
はＡＭＵＢによって与えられる。

ＡＭＵのＦ入力はＰＬバスに接続され、Ｋ入力はＣＭメ
モリの出力に接続され、■入力はＲＭメモリの出力に接
続されている。

以下には第３図の回路がいかにして第８図の二つの１６
ビットワードの命令を受信して２０ビットのアドレスワ
ードを形成するかを述べる。

第８図の第１ワード（上のワード）はデータバス１１０
から受信されて、ＡＭＵＡのＭ入力に与えられてＡＭＵ
Ａ内で記憶される。

このワードのＯＰコードピット８〜１４はＡＭＵＡの端
子Ｄから通路２１４を通してＭＣＵ ２０ Ｂに与えら
れ、この命令に関連したマイクロサブルーチンの第１ワ
ードにマイクロストア２０９をセットする。

このＯＰコードは本質的にはデータバス１１０から受信
されたワードは２ワード命令の第１ワードであり、これ
は２０ビットのアドレスワードを形成すべきものである
ことと、第１ワードの右端の４ビットはその上位の４ビ
ットであることと、第２ワードの１６ビットは形成され
るべきアドレスワードの下位の１６ビットであることを
知らせる。

ＡＭＵＡはその内容レジスタのひとつに第１ワードのビ
ット０〜３を一時的に記憶する。

次の動作で第１ワードのビット０〜３はＡＭＵＡからＡ
ＭＵＢに転送され、これと同時に第２の１６ビットの命
令ワードがＡＭＵＡのＭ入力にテータバスから受信され
る。

第１ワードのビット０〜３をＡＭＵＢに転送する経路は
ＡＭＵＡのＤ出力、通路２１４Ａ、端子３０１，通路２
１４Ｂを通ってＡＭＵＢのＭ入力に到るものである。

各ＡＭＵセクションはそれが受信したビットを記録する
から、この機械動作の終りでは、ＡＭＵＢは形成される
べきアドレスワードの上位の４ビット１６〜１９を含み
、ＡＭＵＡが下位の１６ビット０〜１５を含むことにな
る。

処理装置によって実行される次の動作はＯＰコードによ
る。

例えばＯＰコードは新たに形成された２０ビットのアド
レスワードをただちに７くス１１１を通してメモリーシ
ステム１０２に与えることを指定するかもしれない。

この場合には、各ＡＭＵセクションのアドレスビットは
各セクションのＡ出力から通路２２２を通して２０ビッ
トのワードとしてアドレスバス１１１に与えられる。

この代りにＯＰコードはこれをアドレスバスに与える前
に形成されたアドレスワードに対して実行するべき論理
あるいは算術動作を指定するかもしれない。

さらに他の可能性としては形成されたアドレスワードを
ＲＭメモリ２０４に一時的に記憶することをＯＰコード
が指定することもある。

次に第３図の回路でいかにして２０ビットのアドレスワ
ードを１６ビットのデータワードに戻すかを述べる。

変換されるべき２０ビットのアドレスワードはそのとき
ＡＭＵＡとＡＭＵＢに入っているものとする。

ＡＭＵＢのアドレスビットの４ビット１６〜１９は形成
されるべき第１の１６ビットのデータワードの下位の４
ビットであり、ＡＭＵＡの１６ビット０〜１５は形成さ
れるべき第２の１６ビットのデータワードの全部である
。

形成されるべき１６ビットのデータワードは共にデータ
バス１１０を通してメモリーシステム１０２に転送され
て処理装置からアドレスバス１１１に与えられたアドレ
ス情報の制御下にメモリシステムの適切な位置に記入さ
れるものとする。

ＡＭＵＢの４ビットをそのＤ出力に与え、ここから通路
３０２、端子３０３を通してＡＭＵＡのＩ入力に転送す
る信号が両方のＡＭＵセクションのＦ入力に受信された
ときに動作が開始される。

ＡＭＵの各セクションは複数個のレジスタを含み、その
各々はそのＡＭＵセクションのビット幅に等しいビット
幅を持っている。

このときＡＭＵＡその■入力に受信した４ビットはＡＭ
ＵＡの第１の１６ビットレジスタの下位の４ビットに入
れられる。

このレジスタの上位１２ビットの内容は本発明とは関係
ない。

２０ビットのアドレスワードの下位１６ビットはＡＭＵ
Ａの第２の１６ビットのレジスタに入ったままである。

次にＦ入力匍脚信号によってＡＭＵＡの第１の１６ビッ
トレジスタはＡＭＵＢから転送された４ビットを含むそ
の内容をＡＭＵＡのＤ出力に与える。

このワードはデータバスを通してメモリシステ不に与え
られて、ここでこれはバス１１１上のアドレス情報の制
御下に適切なアドレス位置に記入される。

次に２０ビットのアドレスの下位１６ビットを表わす１
６ビットのワードはＡＭＵＡの第２のレジスタから読み
出されてそのＤ出力からデータバス１１０を通してメモ
リシステムに与えられて、バス１１１上の新しいアドレ
ス情報の匍脚下にここに記入される。

この他にＡＭＵ内の２０ビットのアドレスワードをＲＭ
メモリ２０４に記入して一時記憶することもある。

この動作は各ＡＭＵセクションのＤ出力からのアドレス
ワードビットをインバータ２２０Ａおよび２２０Ｂに与
えることによって実行される。

インバータ２２０ＡはＡＭＵＡからの下位の１６ビット
のアドレスビットを受信する。

インバータ２２０ＢはＡＭＵＢからの上位の４ビットの
アドレスビットを受信する。

インバータ２２０Ａ，２２０Ｂはこれらの信号を反転し
てこれをＩＤバス２１５を通してＲＭメモリ２０４に与
え、ここでこれは第２図の多重化装置２０６の出力によ
って指定されたメモリ位置に２０ビットのアドレスワー
ドとして言醜される。

記憶されたアドレスワードは次にこれをＲＭメモリから
読み出して、これを両方のＡＭＵセクションの■入力に
与えることにより使用される。

第４図はＡＭＵ ２ ０ ３が１６ビットのデータワー
ドを受信して２０ビットのアドレスワードを発生し、ま
たこの逆の動作を行なう方法の詳細を示している。

第４図において、ＡＭＵＡ要素２０３Ａは二つの別々の
要素ＡＭＵＡ１とＡＭＵＡ２（以後Ａ１，Ａ２と呼ぶ）
を含んでいる。

要素Ａ１はビノト０〜３に関するものであり、要素Ａ２
はビット４〜１５に関するものである。

ＡＭＵＢは第３図と同じでありビット１６〜１９に関す
る。

要素Ａ１およびＡ２はデータワードとアドレスワードの
両方に使用されるが、ＡＭＵＢはアドレスワードにだけ
使用される。

要素Ａ１およびＡ２のＭ入力は一緒になってデータバス
１１０から処理装置に与えられた１６ビットのデータワ
ードを受信する。

要素ＡＩおヨヒＡ２のＤ出力はデータトランシーバ２０
１に１６ビットのデータワードを与え、ここからデータ
をデータバス１１０に与える。

４ビットのＡ１セクションのＤ出力はまた直接ＡＭＵＢ
のＭ入力に延びている。

この通路は４ビットの幅を持ち、これを通して要素Ａ１
からＡＭＵＢヘデータワードの下位４ビットを転送する
通路となる。

第４図の回路によって第１のマシン動作でＡ１およびＡ
２要素が１６ビットのデータワードを受信して登録し、
次のマシン動作で第２の１６ビットのデータワードを受
信して登録し、同時に第１のワードのビット０〜３をＡ
ＭＵＢの要素Ａ１に転送することができる。

第２のマシン動作の終りで（東三つのＡＭＵ要素は一緒
になって２０ビットのアドレスワードを含むことになり
、これはただちにアドレスバス１１１に与えることもで
き、また変更したり、あるいはそのままでＲＭメモリ２
０４に与えることができる。

後者の場合にはＡＭＵの各要素に記憶されたビットはそ
のＤ出力からインバータ２２０を通してＲＭメモリ２０
４の適切なセクションに送られ、これはそのワードを第
２図のアドレス装置の指示に従って記憶する。

第４図はまたＡＭＵＢのビット１６〜１９をＡＭＵ要素
Ａ１に与える方法を図示している。

この動作は処理装置が２０ビットのアドレスワードを１
６ビットのデータワードに戻すときに使用される。

形成されるべき第１のワードはＡＭＵＢからのビット１
６〜１９をその下位の４ビットとして含み、そのビット
位置４〜１５にダミーピットを含む。

形成されるべき第２のデータワードはすでに要素Ａ１お
よびＡ２に入っているビット０〜１５を含む。

まずＡＭＵＢの４ビットがそのＤ出力から通路２１４Ｂ
を通して、要素４０１に送られる。

導体ＩＧＢは要素４０１の右側の入力とＲＭメモリのＣ
Ｅ入力とに延びている。

この導体の電圧によってＡ１要素の■入力の入力信号と
していずれの回路が動作するかを決める。

この導体が低レベルであると要素４０１が付勢されて、
ＡＭＵ要素Ａ１はＡＭＵＢからの４ビットを受信する。

この導体が高レベルにあると、ＲＭメモリ２０４Ａ１が
その出力を■入力に与える。

このとき導体ＩＧＢは低レベルにあり、従ってＡＭＵＢ
からの４ビットが要素４０１を通して要素Ａ１の■入力
に与えられる。

ＡＭＵＢからの４ビットは要素Ａ１内の第１のレジスタ
の下位の４ビットの位置に入れられる。

これと同時にすでに要素Ａ１およびＡ２中にあるアドレ
ス情報のビット１〜１５はこれらの要素の第２のレジス
タに入ったままである。

要素Ａ１およびＡ２の第１のレジスタの内容はよみ出さ
れて、Ｄ出力からデータバス１１０を通してメモリシス
テム１０２に延びる。

このとき要素Ａ１によって与えられる４ビットはＡＭＵ
Ｂから転送された４ビットである。

要素Ａ２はこの動作ではダミービットを与えることにな
る。

次に要素Ａ１およびＡ２の第２のレジスタに蓄積されて
いた１６ビットが、Ｄ出力からデータバスを通して、メ
モリシステムに与えられ、異なるフード位置に記入され
る。

この動作の終りでメモリシステムに記入された２ワード
は第１のワードのビット４〜１５がダミービソトであっ
てＯＰコードのビットでないとと剣余いて第８図の命令
と同じフォーマットを持っている。

第５図はＡＭＵ ２ ０ ３のさらに詳細な図を示して
いる。

ＡＭＵは複数個の中央処理要素のチップから成っている
。

各チップはＡＭＵ２０３の２ビット幅のスライスに必要
なすべての回路を含んでＮ いる。

与えられたビット幅ＮのＡＭＵは、一個の２ チップを相互に接続することによって形成される。

このような配列を接続すると、ＡＭＵのこれらの要素に
は次のような機能が実現することになる。

（１）２の補数の演算、（２）論理的ＡＮＤ，ＯＲ、Ｎ
ＯＴおよび排他的ＯＲ、（３）増分・減分、（４）左右
のシフト、（５）ビットのテストとゼロ検出、（６）
キャリールックアヘッドの発生、（７）多重のデータ
およびアドレスバス動作。

第５図はこのチップについて出版されている説明書から
とったもので、従ってこれは２ビットスライスの回路を
示している。

各チップは２ビット幅のものであるから、入出力導体の
添字はＯ、１と示されている。

各々のＡＭＵチツプは算術論理部ＡＬＳ５０１と種々の
信号源からＡＬＳ５０１にデータを与えるマルチプレク
サ５０２，５０３を含んでいる。

これらの信号源はＭ、■およびＫ入力とスクラツチパツ
ドレジスタ５０４とＡＣレジスタとである。

入力ＦＯ〜Ｆ６に与えられる制御信号によってＡＭＵの
どの入力あるいは内部要素が各動作でＡＬＳに入力情報
を与えるかを決める。

ＡＬＳの出力はメモリアドレスレジスタ５０５、ＡＣレ
ジスタ５０６あるいはスクラッチパッドレジスタ５０４
に選択的に供給される。

ＭＡＲレジスタ５０５の出力は出力バッファ５０７に延
び、ここから人出力にゆ《。

ＡＣレジスタ５０６の出力は出力バツファ５０８に与え
られてデークバスにゆ《か、あるいはマルチプレクサ５
０２および５０３０入力に与えられて、後にＡＬＳによ
って使用される。

マイクロファンクションデコーダ５０９はＦＯからＦ６
の信号を受信して、各動作についてＡＬＳが実行すべき
機能を決定する。

マルチプレクサ５０２および５０３はＦ入力の信号によ
って指定されたＡＬＳへの入力を選択する。

マルチプレクサ５０２への入力はＭバス、スクラッチバ
ットレジスタ５０４およびＡＣレジスタ５０６の出力を
含む。

マルチプレクサ５０３は入力トして■バス、ＡＣレジス
タ出力あるいはＫバスを持っている。

マルチプレクサ５０３の選択された入力は常にＫバス上
のデータと論理的にＡＮＤがとられ、これによって融通
性の高いマスクとビットテストの機能が実現できる。

ＡＬＳは後述するように種々の算術および論理演算の機
能を有している。

ＡＬＳ動作の結果はＡＣレジスタあるいはスクラッチパ
ッドレジスタのいずれかに蓄積できる。

右へのシフトのときには右側の出力リードＲＯと左側の
入力リードＬＩが使用できる。

ＡＭＵ要素間の通常のリップルキャリー伝播のためには
キャリー人力とキャリー出力のリードＣＩ，ＣＯがある
。

ＸおよびＹリードは標準のルツクーアヘッドキャリー機
能を実行し、任意ワード長の全キャリールックアヘッド
を行なうことができる。

ＡＬＳへの入力をマスクするＫバスを利用できることに
よってＡＭＵの融通性が大幅に向上している。

キャリー伝播が意味を持たないような非算術動作のとき
には、ファンクションデコーダによって選択されたレジ
スタあるいはバスからのＫバスによってマスクされたビ
ットをワードでＯＲをとるためにキャリー回路が使用さ
れる。

従ってＡＭＵは融通性のあるビットテスト機能を与える
ことになる。

演算を行なうフィールドの部分をマスクするために、算
術動作のときにＫバスを使用することができる。

Ｋバスの追加の機能はＣＭメモリ２０５からＡＭＵに定
数を与えることである。

処理装置の各マイクロサイクルの間にＦバスにはマイク
ロファンクションの信号が与えられる。

Ｆ信号が復調されるとＡ，Ｂマルチプレクサによってオ
ペランドが選択されるＡＬＳによって指定された演算が
行なわれる。

ＡＬＳ動作の結果はＡＣレジスタに与えられるかあるい
は選択されたスクラッチパッドレジスタに書き込まれる
。

さらにある種の動作では関連するアドレスデータをＭＡ
Ｒレジスタ５０５に与えることができる。

Ｆバスに与えられた信号はファンクショングループ（Ｆ
グループ）とレジスタグループ（Ｒグループ）に分けら
れる。

Ｆグループは３ビッ｝Ｆ４〜Ｆ６で指定される。

Ｒグループは４ビットＦＯ〜Ｆ３で指定される。

Ｆグループのビット４〜６はその動作で指定されるべき
ＡＭＵの８種類の異なる機能のひとつを指定する。

各Ｆグループはさらに三つのＲ（レジスタ）グループ０
〜２に分割される。

Ｒグループのビット０〜３はＦグループのビット４〜６
によって指定される動作に関連するＡＭＵレジスタを指
定する。

Ｒグループ１はレジスタＲＯ〜Ｒ９、Ｔ、およびＡＣを
含み、これらはすべてシンボルＲｎで示される。

Ｒグループ２およびＲグループ３はレジスタＴおよびＡ
Ｃだけを含む。

ＦグループとＲグループのビット形式は第９図および第
１０図に詳しく示されている。

このセクションでは処理装置によって１６ビットのデー
タワードを２０ビットのアドレスヮードに変換する方法
およびその逆の動作を詳しく述べる。

ここで述べる動作には第８図の２ワード命令をいかにし
て受信して、２ワード命令のなかのアドレスビットを処
理装置のサブルーチンが分岐してゆくべき開始アドレス
を示す２０ビットのアドレスワードに変換し、この２０
ビットのアドレスビットを指定されたサブルーチンの第
１ワートφ読み出すためにメモリシステムに伝送し、ま
た処理装置のプログラムカウンタ中のアドレスを２ワー
ド命令が受信されたときに二つの１６ピットのデータワ
ードに分割して一時記憶のためにメモリ１０２に転送す
る方法を示す。

まずはじめに前提とする条件について説明する。

（１）処理装置は第８図の型の命令の第１ワードを受信
してＡＭＵ２０３に入れた。

（２）第５図のＡＣレジスタ５０６は命令の第１ワード
（上のワ一ド）を含んでいる。

（３）メモリアドレスレジスタ（ＭＡＲ： ５０５ ）
は２ワード命令の次のワードのアドレスを含んでいる。

（４）プログラムカウンタはスクラッチパッドレジスタ
５０４のレジスタＲＯであり、このレジスタＲＯはその
ときＭＡＲ５０５に入っているアドレスの次のアドレス
を含んでいる。

このアドレスはＭＡＲ＋１である。

これは後でリターンアドレスと呼ばれる。各動作で実行
されるＡＭＵ機能はＰＬバスによってその人力ＦＯ〜Ｆ
６に与えられる信号によって制御されることはすでに述
べた。

入力ＦＯ〜Ｆ３は各動作で使用される特定のスクラッチ
パッドレジスタ（５０４：ＲＯ〜Ｒ９、Ｔ）あるいはＡ
Ｃレジスタ５０６を指定する信号を受信する。

入力Ｆ４〜Ｆ６に与えられた信号はＡＭＵが実行するべ
き論理・算術動作を指定する。

第９図および第１０図はともにＦ導体に与えられた信号
の種々の組合せに応じて実行できる機能を示している。

第１０図では機能はＯ〜７と名付けた八つのグループに
わけられている。

その各々は導体Ｆ４〜Ｆ６への２進入力によって指定さ
れる。

従って２進「０」（０００）は機能グループ０を示し、
２進「７」（ｌ１１）は機能グループ７を示す。

第１０図の各機能グループは三つのＲグループ１，１１
，１１１を含む。

Ｒグループの指定は導体ＦＯ〜Ｆ３に与えられる信号に
よって行なわれる。

Ｆグループ内の各Ｒグループは異なるＡＭＵ動作あるい
は動作の組合せを指定している。

ＡＭＵの実行スる各々のマイクロファンクションを理解
するには指定されるＦ導体の信号、指定されるＡＭＵか
らＣＭメモリ２０５へのＫ入力信号、指定されるＣＩ入
力の２進数を知る必要がある。

この最後の信号はＡＭＵの０次のためのチップへのキャ
リー人力である。

情報のこれらの項目は次下のパラグラフの各動作で指定
される。

すでに述べたようにＡＭＵの現在の状態ではＡＣレジス
タは第８図の２ワード命令の第１ワードを受信しており
、ＭＡＲレジスタは第８図の命令の第２ワードのアドレ
スを記憶しており、スクラッチパッドレジスタＲＯ（プ
ログラムカウンタ）は現在のＭＡＲレジスタの内容の次
のアドレスであるＭＡＲ＋１を記憶している。

ＡＣレジスタの命令の第１ワードはＡＭＵのＤ出力にゲ
ー１・されている。

このワードの左側の８ビットはＢＡビットとＯＰコード
であり、これらの８ビットはＤバス２１４を通してＭＣ
Ｕ２０８の入力２３１に延びている。

これによってＭＣＵはアドレス制御信号を通路２１７を
通してマイクロストア２０９に与える。

マイクロストアはこのときよみ出されて、ＵＤバス２１
９にそのアドレス位置に入っていた内容を読み出す。

この盾報はパイプラインレジスタ２１０に入れられる。

ここからこれはＡＭＵのＦ入力と制御論理要素２２６に
延びたｐＬバス２２５に与えられる。

ＰＬバスはまたマルチプレクサ２０６とマルチプレクサ
２０７のＥＭＩＴＯ〜３人力にも延びている。

ＲＭメモリ２０４およびＣＭメモリ２０５はＥ．Ｍ Ｉ
Ｔ Ｏ〜３導体上の信号によってアドレス指定され、
アドレスされた位置の内容を読み出したり、必要に応じ
てこれをＡＭＵの■およびＫ入力に与えたりする。

ＣＭメモリとＫ入力は各ＡＭＵ動作ごとに使用される。

ＲＭメモリは選択された動作のときにだけ使用される。

ＡＭＵ動作で、キャリー人力信号ＣＩとして「１」ある
いは「０」の信号が必要になることが多い。

ＣＩ信号はＰＬバス上の信号の制御下に制御論埋２２６
の出力から与えられる。

ＣＩ信号の値は以下に述べるＡＭＵ動作の各々について
指定される。

ステップ１ 第８図に示す２ワード命令の第１の１６ビットワードを
受信すると、その右側の８ビットがＭＣＵ２０８に与え
られ、これが通路２１７を通してマイクロストア２０９
をアドレスし、これを動作してアドレスされた位置に含
まれたマイクロワードを読み出す。

このときＣＩ信号は「１」であり、Ｋ入力はＣＭメモリ
から与えられた全「１」であり、導体ＦＯ〜Ｆ６に与え
られる信号は０１０、ｏｉｏｏである。

第９図から０１０ビット（２進の［Ｊ）はファンクショ
ンＦグループ２を指定する。

０１００ビットはレジスタＲグループ１のレジスタＲ４
を指定する。

第１０図からＦグループ２とＲグループ１（Ｒｎは今Ｒ
４である）はＡＣレジスタの内容をＫ入力とＡＮＤＬ、
ＡＮＤ演算の結果から「ｌ」を引き、次にキャリー信号
「１」の値を加えてその結果をＲ４に挿入する動作が指
定される。

■と−１のＣＩ信号は相殺して従って正味Ｑ結果として
はＡＣの内容が全「１」をＡＮＤされてその結果がレジ
スタＲ４に入ることになる。

ＡＣの内容を全「１」とＡＮＤすることによってＡＣの
内容に等しい結果を得る。

従ってこの操作の正味の結果としては、ＡＣレジスタの
内容がレジスタＲ４に与えられることになる。

第１のマイクロファンクションの実行の後のＡＭＵの種
々のレジスタの内容は、ＡＣレジスタは第８図の第１の
１６ビット命令の内容を含み、ＲＯはアドレス（ＭＡＲ
＋１ ）を含み、Ｒ４はそれが今ＡＣレジスタから受信
した第１の命令ワードを含むことになる。

ステツフ２ ＭＣＵ２０８は次にステップ１でマイクロストア２０９
から読み出されたマイクロワードのビットの一部の制御
下に次のマイクロストアアドレスに進む。

これらのビットはＭＣＵのＡＣ入力に与えられる。

この新らしいマイクロストアのアドレスはＭＣＵによっ
てマイクロストアに与えられて次のマイクロワードを読
み出す。

このワードはＰＬバスに信号を与えて次の情報ビットが
ＡＭＵに与えられるようなマイクロファンクションを実
行する。

ＣＩ−０，Ｋ＝全ゼロ、Ｔτ＝０１０、１１０１、第９
図では２進ビツｌ−０１０がファンクショングループ２
を指定しており、２進ビット「１１０１」がレジスタグ
ループ１とＡＣレジスタを指定している。

第１０図ではＦグループ２とレジスタグループ１０マイ
クロファンクションでＲｎはＡＣであり、レジスタはＡ
Ｃレジスタの内容が全Ｏ出力とＡＮＤがとられて、０の
結果を生じ、−１が減算されて「０」のＣＩ信号が加算
されてこの結果がＡＣに挿入されることを示す。

この動作の結果としてＡＣに−１が挿入される。

ｌは２進の全「１」で示され、従ってＡＣは全「１」を
記憶していることになる。

ＡＭＵ内の種々のレジスタのこのときの状態は次のよう
である。

ＡＣ＝−１ （ ａｌｌ ” １ ” ）ＭＡＲ＝第２
の１６ビットの命令ワードのアドレス、ＲＯ＝ＭＡＲ＋
１、Ｒ４＝第１の１６ビットの命令ワード。

ステップ３ ＭＣＵ２０８は次のマイクロアドレスをステップ２でマ
イクロストアから読み出された情報から受信する。

この新らしいアドレスはマイクロストアに与えられて次
のマイクロワードを読み出す。

これによって次の信号がＡＭＵに与えられる。

ＣＩ＝Ｏ，Ｋ＝Ｏ （ビット０−３）でＫ＝１（ビット
４−１９）（ −１６）、Ｆ＝１ ０ １、１１０１、
第９図で、ビット「１０１」はファンクショングループ
５を指定し、ビット「１１０１」はレジスタグループ１
とＡＣレジスタを指定する。

第１０図にはファンクショングループ５とレジスタグル
ープ１についての指定されたマイクロファンクションを
示している。

左側の操作はこの動作には付属しない「０」テストメカ
ニズムであるから無視してよい。

右側の性能はＫ入力の値をＡＣとＡＮＤＬてこの結果を
ＡＣに与える。

このときＡＣレジスタは全ｒｌＪ（−１）を含んでいる
。

Ｋ入力は−１６であり、これはビット位置０−３では「
０」でビット位置４−１９ではｒｌＪである。

このＡＮＤ演算の結果−１６がＡＣレジスタに挿入され
る。

このＡＣ中の−１６を使用してリターンアドレス情報を
規定する方法については後述する。

ＡＭＵ内の種々のレジスタのこのときの内容はＡＣ＝−
１６、ＭＡＲ＝第２の命令ワードのアドレス、ＲＯ＝Ｍ
ＡＲ＋１、Ｒ４＝第１の１６ビットの命令ワードとなる
。

ステップ４ ステップ３０マイクロ命令を実行している間にマイクロ
ストアによってＭＣＵに次のマイクロワードのアドレス
が与えられる。

この新らしいマイクロアドレスはマイクロストアに与え
られて新らしくアドレスされたワードの内容を読み出す
ことになる。

これはＡＭＵに次の信号を与える。ＣＩ一〇， Ｋ一全
「１」、Ｆ＝０００、０１１０。

第９図からビソト０００はファンクショングループ１を
指定する。

ビット０１１０はレジスタグルーフ１でＲ６を指定する
。

第１０図においてＦグループ０をＲグループ１について
示された機能はレジスタＲ６の内容を全ｒｌＪとＡＮＤ
がとられたＡＣの内容と加算し、その結果をＲ６および
ＡＣに記入しようとするものである。

ＡＣはこのとき一１６を含み、従って実行されるマイク
ロファンクションはＲ５−１６がＲ６とＡＣに与えられ
る機能となる。

Ｒ６はメモリアドレスの蓄積に使用するもので、これは
すでにあるメモリアドレスにポインタとして記憶されて
いるもので、その特定の価は本発明とは無関係である。

ここでは現在述べている動作ではポインタから１６を減
ずるためにＡＣから得られた−１６を使用することを述
べておくだけで充分である。

新らしいポインタはポインタの以前の値から−１６を減
じたもので、Ｒ６とＡＣに挿入されている。

このときＲ６とＡＣにある値は新らしいアドレスポイン
タである。

ＡＭＵ内の種々のレジスタはこのとき上述したマイクロ
ファンクションの実行の後で以下に示す情報を持ってい
ることになる。

ＡＣ＝アドレスポインタ。

ＭＡＲ＝第８図の第２の命令ワードのアドレス。

ＲＯ＝ＭＡＲ＋１、Ｒ４＝第８図の命令ワードの最初の
１６ビットの命令ワード、Ｒ６＝アドレスポインタ。

ステップ５ ＭＣＵ２０８は次のマイクロアドレスを受信してこれを
マイクロストアＲＯＭ２０ ９に与える。

新らしくアドレスされたワードは読み出されてＵＤおよ
びＰＬバスに与えられる。

ここでＡＭＵは次の情報を受けることになる。

ＣＩ＝１、Ｋ＝全「１」、Ｆ＝０１０，００１００第９
図でＦビットの０１０はファンクショングループ２を指
定する。

ビツ［）００１はレジスタＲ１とレジスタグループ１を
指定する。

第１０図でＦグループ２とＲグループ１によって指定さ
れる機能はＡＣの内容が全「１」とＡＮＤされ、−１と
＋１が加算されてその結果がＲ１に入る機能である。

−１と１のＣＩは相殺するから、動作は単にＡＣの内容
がＲ１に挿入される動作となる。

このときＡＭＵの種々のレジスタは以下の情報を蓄積し
ている。

ＡＣ＝アドレスポインタ。ＭＡＲ＝第２の命令ワードの
アドレス。

ＲＯ＝ＭＡＲ＋１。

Ｒ４＝第１の１６ピットの命令ワード。

Ｒ６−アドレスポインタ。Ｒ１−アドレスポインタ。

ステップ６ 次にＭＣＵが歩進して、これはマイクロストアから読み
出す次のワードを指定する。

このワードを読み出してＵＤおよびＰＬバスに与えるこ
とによってＡＭＵには次の情報が与えられる。

ＣＩ＝０，Ｋ一全「Ｏ」、Ｆ＝ＯＯ０，０１００。

第９図からデイジットＯＯＯはファンクショングループ
０を指定しデイジット０１００はレジスタグループ１の
レジスタＲ４を指定する。

この機能は第１０図に示されている。

ＫとＣＩがＯであるから機能としてはレジスタＲ４の内
容が単にＡＣレジスタとレジスタＲ４に挿入されること
になる。

Ｒ４は第１の１６ビット命令ワードを含み、この動作に
よってこのワードを再びＡＣレジスタに入れることにな
る。

この第１ワードは始めにはＡＣレジスタに入っていたも
のであり、これは今述べている動作系列のはじめでＲ４
レジスタに転送されていたものであるが、今このワード
はＡＣレジスタに戻ったことになる。

ここで種々のＡＭＵレジスタは次の清報を含む。

ＡＣ＝第１の１６ビットの命令ワード。

ＭＡＲ一第２ワードのアドレス。

ＲＯ＝ＭＡＲ＋１。Ｒ４一第１の１６ビットの命令ワー
ド。

Ｒ６＝アドレスポインタ。

Ｒ１＝アドレスポインタ。ステップ７ ステップ６０マイクロファンクションの実行の間にＭＣ
Ｕは歩進して次のマイクロワードがマイクロストアから
読み出されてＵＤおよびＰＬバスに与えられる。

これによって次の情報がＡＭＵに与えられる。

ＣＩ＝Ｏ、Ｋ＝全ｒＯＪ、Ｆ一〇〇〇、１０１００第９
図を参照すればビット（０００）はファンクショングル
ープ０を指定し、ビット１０１０はＴレジスタとレジス
タグループ２を指定する。

第１０図でＣＩとＫは共にＯであるからＦグループ０と
Ｒグループ２０指示された機能は簡単にＡＭＵのＭ入力
の信号がＴレジスタに入るということができる。

この動作の詳細は第４図および第５図を参照すれば最も
良く理解できる。

第５図においてＡＣレジスタ５０６の内容はバッファ５
０８を通してＡＭＵのＤ出力に連続的に与えられる。

出力バソファ５０８へのＥＤ入力はここで述べている動
作系列では連続的に付勢されているから、これが成立す
る。

ＡＭＵはこのときそのビット位置０〜１５に第１の１６
ビットの命令ワードを持っている。

第４図において、この１６ビットのワードはＡＭＵＡ１
とＡＭＵＡ２の二つのＡＭＵセグメントに蓄積される。

これらのセグメントの中で第１の命令ワードの１６ビッ
トはＡＣレジスタに蓄積されており、このワードを表わ
す出力信号は連続的にこれらの二つのセグメントのＤ出
力に現われている。

ビット０〜３のＤ出力はセグメントＡＭＵＡ１からＡＭ
Ｕのビット位置１６〜１９に関連したセグメントＡＭＵ
ＢのＭ入力に延びている。

換言すれば、ＡＭＵＡ１のＡＣレジスタからのビット０
〜３は常にＡＭＵＡＩのＤ出力に現われ、次にＡＭＵＢ
のＭ入力に与えることになる。

現在説明しているマイクロファンクションはＡＭＵセグ
メントのＭ入力の信号が同ぎセグメントのＴレジスタに
与えられるような動作を指定している。

このときセグメントＡＭＵＢはＡＭＵＡ１からそのＭ入
力にビット０〜３を受信しており、従ってこれらのビッ
トはこのマイクロファンクションの実行の間にＡＭＵＢ
のＴレジスタに入れられる。

第８図に示されるように、これらのビットはこのとき形
成されるべき２０ビットのアドレスワードの上位の４ビ
ットである。

セグメントＡＭＵＡ１およびＡＭＵＡ２のＭ入力はこの
ときメモリーシステム１０２からデータバスを通して伝
送された情報を受信している。

このときメモリシステムは２ワート゛命令の第２のワー
ドのアドレスを含むＭＡＲレジスタによってアドレスさ
れている。

このマイクロファンクションの実行以前にマイクロスト
アの制御下に動作している制御論理２２６によってメモ
リ制御バス１１２を通して読み出し信号が与えられてい
る。

この読み出し信号によってメモリシステム１０２が動作
してＭＡＲレジスタの内容によってアドレスされたワー
ドの内容が読み出される。

従って、このとき第２の１６ビットのワードがデータバ
ス１１０、デ−タトランシーバ２０１および通路２２３
を通して受信されて、ここでこれらのビットはＡＭＵＡ
１およびＡＭＵＡ２のＭ入力に与えられる。

このワードの１６ビットはこのとき二つのＡＭＵセグメ
ントのＴレジスタに入る。

第８図に示すようにこの第２のワードはこの２ワード命
令に含まれた２０ビットのアドレスの下位の１６ビット
である。

このマイクロファンクションの実行の終りで、ＡＭＵセ
グメントＡＭＵＢのＴレジスタは２０ビットのアドレス
ワードの上位の４ビット、すなわちビット１６〜１９を
記憶し、残りの二つのＡＭＵセグメントは下位の１６ビ
ット、すなわちビット０〜１５を記憶していることにな
る。

このようにして処理装置は二つの連続したワードをメモ
リシステム１０２から読み出して、１６ビットのワード
としてＡＭＵに与え、これらの二つのワードの適切な部
分を単一の２０ビットのアドレスワードに変換し、これ
が今やＴレジスタに記憶されていることになる。

このマイクロファンクションの実行後にはＡＭＵの以下
のレジスタは下記に示す情報を入れている。

ＡＣ一第１の１６ビット命令ワード、ＭＡＲ４２の命令
ワードのアドレス、ＲＯ＝ＭＡＲ＋１、Ｒ４＝第１の１
６ビットの命令ワード、Ｒ６＝アドレスポインタ、Ｒ１
−アドレスポインタ、Ｔ＝新らしく形成された２０ビッ
トのアドレスワード。

ステップ８ ここで次のワードがＭＣＵ２０８の制御下にマイクロス
トア２０９から読み出され、このワードをＵＤおよびＰ
Ｌバスに与えることによって次の信号がＡＭＵに与えら
れる。

ＣＩ＝１、Ｋ＝全「０」、Ｆ＝ＯＯ １， ０００ １
。

第９図でビット（００１）はファンクショングループ１
を指定し、ビット（０００１）はＲ１とレジスタグルー
プ１を示す。

第１０図でＫが全「０」であると、左手の関数はＲ１が
ＭＡＲに挿入されることを示す。

Ｃ Ｉ＝１でＫ＝Ｏであるから、右手の関数はＲ１の内
容が１だけ増分されてＲ１に挿入されることを示す。

Ｒ１はこのマイクロファンクションの実行以前にはアド
レスポインタを含んでいる。

このマイクロファンクションの実行によってＲ１からの
アドレスポインタがＭＡＲに挿入される。

これはまたアドレスポインタが１だけ増分されてＲ１に
入るようにする。

ＡＭＵの内部の種々のレジスタはこのとき次の情報を含
む。

ＡＣ＝第１の１６ビットの命令、ＭＡＲ−アドレスポイ
ンタ、Ｒ〇一元のＭＡＲの内容＋１、Ｒ４＝第１の１６
ビット命令ワード、Ｒ６＝アドレスポインタ、Ｒ１−ア
ドレスポインタ＋１、Ｔ＝新たに形成された２０ビット
のアドレスワード。

ステップ９ 現在述べているマイクロサブルーチンの次のワードはＭ
ＣＵの制御下にマイクロストアを読み出し、このワード
をＰＬバスに与えることによってＡＭＵに次の信号が与
えられる。

ＣＩ＝０、Ｋ一全「０」、Ｆ＝０００、０００。

第９図でＦビットがＯＯＯであるとファンクショングル
ープ０が指定され、Ｆビットがｏｏｏｏであるとレジス
タグループ１のレジスタＲＯを指定する。

ＣＩとＫはこのとき共に「Ｏ」であって、従ってＦグル
ープ０とＲグループ１について第１０図で指定される機
能を簡単に述べれば、レジスタＲＯの内容がＲＯとＡＣ
に挿入される機能であると言うことができる。

ＲＯはプログラムカウンタで、第８図の２ワードの分岐
命令が受信されたときに、これはＭＡＲレジスタのアド
レスのすぐ後にメモリに与えられるべきメモリアドレス
を記憶している。

このときＴレジスタに入っている２０ビットのアドレス
ワードによって指定されるサブルーチンの実行の後でこ
のアドレスに処理装置をもどす必要があるからＲＯ内の
アドレスはとっておく必要がある。

とっておく必要があり、後に処理装置が戻ることになる
このアドレスを以後リターンアドレスと呼ぶ。

ここでＡＭＵ内のレジスタは以下に示すような情報を含
むことになる。

ＡＣ＝リターンアドレス（旧ＭＡＲ＋１ ）、ＭＡＲ＝
アドレスポインタ、ＲＯ＝リターンアドレス、Ｒ４一第
１の１６ビット命令語、Ｒ６＝アドレスポインタ、Ｒ１
−アドレスポインタ＋１、Ｔ＝新らしく形成された２０
ビットのアドレスワード。

ステップ１０ マイクロサブルーチンの次のワードはここでＭＣＵの制
御下でマイクロストアから読み出され、次の信号がＡＭ
Ｕに与えられる。

ＣＩ−１、Ｋ＝ビット位置０−３ではＩｌｌ、ピット位
置４〜１９ではｌ’−ＯＪＦ＝０ １ ０， １ １
１ １。

第９図からＦビット（ｏｉｏ）はファンクショングルー
プ２を指定し、ビツ｝（１１１１）はレジスタグループ
３でレジスタＡＣを指定することがわかる。

第１０図でＦグループ２、レジスタグループ３０マイク
ロファンクションでは１のＣＩの値カ−１を相殺するか
ら、指定された機能は■とＫ入力のＡＮＤをとってその
結果をＡＣレジスタに入れるということができる。

このとき実行される機能は第４図を参照すると最も良く
理解できる。

この動作の直前でＡＣレジスタは処理装置が最後に戻っ
てくる２０ビットのリターンアドレスを含んでいる。

このリターンアドレスの上位の４ビットはセグメン｝Ａ
ＭＵＢに入っており、このときそのＤ出力に現われてい
る。

このマイクロファンクションの実行によって第４図のＩ
ＧＢ導体に低レベル信号が生ずる。

この低レベルの信号はゲート４０１を付勢して、その入
力の信号をセグメン｝ＡＭＵＡ１の■入力に延ばす。

導体ＩＧＢの低レベルはまたＲＭメモリのＣＥ入力に与
えられて、その出力をセグメントＡＭＵＡ１の■入力か
ら分離する。

ゲート４０１０入力はＡＭＵセクションＡＭＵＢのＤ出
力に接続されている。

このとき実行される機能はＡＭＵの■およびＫ入力がＡ
ＮＤされて、このＡＮＤ演算の結果が、ＡＣレジスタに
挿入される動作である。

Ｋ入力はＣＭメモリ２０５によって与えられ、このとき
これが供給する情報はビット位置０〜３が全「１」で、
ビット位置４〜１９が全「ｏ」のパターンである。

ビット４〜１９でのＡＮＤ操作の結果は０である。

ＡＭＵセクションＡＭＵＡ１のＫ入力は全「１」であり
、ゲート４０１はこのとき付勢されているので、この■
入力がＡＭＵＢのＤ出力を受信する。

これによってＡＭＵＡ１の■入力はＡＭＵＢにそのとき
ある４ビットを受信する。

これらの４ビットはそのＫ入力にＣＭメモリから与えら
れる四つの「１」とＡＮＤされ、この結果がＡＭＵのＡ
Ｃレジスタのビット０〜３に蓄積される。

上述した動作を要約すれば、この動作のはじめでＡＣレ
ジスタは２０ビットのリターンアドレスを含んでいる。

この動作の間に、この２０ビットのアドレスの上位の４
ビットはＡＭＵＢの４ビットのＡＣレジスタからゲート
４０１を通してＡＭＵＡＩのＩ入力に与えられる。

ここから、４ビットはＡＭＵＡ１の４ビットのＡＣレジ
スタに挿入される。

この動作の間ＡＭＵＢとＡＭＵＡ２へのＫ入力はＯであ
り、■入力とＫ入力でＡＮＤを行なうことによって、ビ
ット４〜１９は「ｏ」となる。

これらのビットの「ｏ」はこれらのＡＭＵセクションの
各々のＡＣレジスタに入る。

このときＡＭＵのレジスタは次の情報を含んでイル。

ＡＣはそのビット位置０〜３にはリターンアドレスの上
位の４ビットを、ビット位置４〜１９には「０」を含ん
でいる。

ＭＡＲ＝アドレスポインタ、ＲＯ−ＩＪターンアドレス
、レジスタＲ４＝第１の１６ビットの命令ワード、Ｒ６
−アトレスポインタ、Ｒ１＝アドレスポインタｔ１、Ｔ
＝新らしい２０ビットのアドレス。

ステップ１ｌ マイクロストア２０９はＭＣＵの制御下に次のワードに
進んで次のワードを読み出す。

これによって次の信号がＡＭＵに与えられる。

Ｋ＝全一〇」、ＣＩ＝０、Ｆ’＝１１０、１１０１。

第９図ではビット１１０がファンクショングループ６を
示し、ビツ｝１１０１がレジスタグループ１でＡＣレジ
スタを示す。

第１０図において、ファンクショングループ１は二つの
動作を指定する。

左側の操作ではＯであるキャリー人力を受信して、次に
これをＡＣレジスタの内容とＫ入力のＡＮＤをとったも
のとＯＲする。

この結果はキャリー出力に単一のビットとして現われる
。

ＣＩとＫは共に「Ｏ」であるから、このキャリー出力ビ
ットはこのときＯである。

ＫはＯであるから右側の機能は簡単化できる。

この関数はＡＣとなり、これがＡＣに入ることになる。

結局これはノーオペレーションとなる。

このノーオペレーションが実行されるのと同時に、ワー
ドはマイクロストア２０９から読み出され、書込み信号
をメモリ制御バス１１２からメモリシステム１０２へ延
長する。

この信号によってＡＣレジスタの現在の内容はＭＡＲレ
ジスタ内のワードによって指定されたメモリアドレス位
置に記入される。

アドレスバス１１１はこのときＭＡＲレジスタからのア
ドレスポインタを受信し、データバス１１０はこのとき
ＡＭＵセクションＡＭＵＡＩ，ＡＭＵＡ２からのＡＣレ
ジスタの下位の１６ビットを受信する。

これらのビットはビット位置０〜３にリターンアドレス
の上位４ビットを表わし、ピット位置４〜１５にＯを含
むことになる。

この書込み動作の実行を行ってもＡＭＵ内のレジスタの
内容は変化しない。

従ってこれはステップ１０の終りですでに述べたと同じ
情報を含むことになる。

ステップ１２ ここでマイクロストアはＭＣＵの制御下にマイクロサブ
ルーチンの次のワードに進んで次のワードがＵＤおよび
ＰＬバスに読み出される。

これによってＡＭＵには次の信号が与えられる。

Ｋ一全「０」、ＣＩ−１、Ｆ＝００１、ｏｏｏｉ。

第９図でＦビット００１はファンクショングループ１を
指定する。

ＦビットＯＯＯ１はレジスタグループ１のレジスタＲ１
を指定する。

第１０図でファンクショングループ１とレジスメグルー
プ１は二つの操作を指示する。

左側の操作では実効的にＲ１の内容をＭＡＲに入れる。

右側の操作ではＲ１の内容を１だけ増分して、この結果
をＲ１に示す。

Ｒ１からＭＡＲに受信される情報はアドレスポインタ＋
１である。

これはメモリシステムに送られるべき次のアドレスで、
先にＭＡＲに蓄積されていたアドレスポインタより１た
け大きい。

今ＭＡＲに入ったアドレスはリターンアドレスの下位の
１６ビットをメモリシステムに書き込むのに使用される
。

この動作に続＜Ｒ１の値はＭＡＲに記憶された先のメモ
リーシステムの次のアドレスであり、これはアドレスポ
インタ＋２である。

ここでＡＭＵ内のレジスタには次の情報が入っているこ
とになる。

ＡＣ−ビット位置０〜３にはリターンアドレスの上位の
ビットビット位置４〜１５には「０」、ＲＯ＝リターン
アドレス、レジスタＲ４＝第１の１６ビットの命令ワー
ド、レジスタＲ６＝アドレスポインタ、Ｒ１＝アドレス
ポインタ＋２、Ｔ＝新らしい２０ビットのアドレスワー
ド。

ステップ１３ ここでマイクロストアはＭＣＵの制御下に次ノアドレス
に進んで、ＵＤおよびＰＬバスによってこのワードが受
信されると次の信号がＡＭＵに与えられる。

Ｍ＝全「０」、Ｃ Ｉ ＝Ｏ， Ｆ＝０ ０ ０，ＯＯ
００ｏ第９図でＦビット０００はファンクショングルー
プ０を指定し、Ｆビットｏｏｏｏはレジスタグループ１
とレジスタＲＯを指定する。

これで指定された動作は第１０図のファンクショングル
ープ０とレジスタグループ１０所に示されてイル。

Ｋ＝０、ＣＩ−０であるから、この性能を簡単に述べる
と、ＲＯの内容がＲＯとＡＣに入ることになる。

レジスタＲＯは２０ビットのリターンアドレスを含み、
従ってこの動作によってリターンアドレスがＡＣレジス
タに入る。

ＡＭＵ内の種々のレジスタはこのとき次の情報を含むこ
とになる。

ＡＣ＝リターンアドレス、ＭＡＲ＝アドレスポインタ＋
１、ＲＯ−リターンアドレス、Ｒ４一第１の１６ビット
の命令ワード、Ｒ６−アドレスポインタ、Ｒ１−アドレ
スポインタ＋２、Ｔ一新らしい２０ビットのアドレス。

ステップ１４ マイクロストア２０９はここでＭＣＵの制御下に次のワ
ードに進み、次のマイクロワードが読み出されてＵＤお
よびＰＬバスに与えられる。

ＡＭＵは次の制御信号を受信する。

Ｋ＝全ｒＯＪ、ＣＩ−０１Ｆ＝１ １０、１１０１ｏ第
９図でＦビット１１０はファンクショングループ６を示
し、Ｆピット１１０１はレジスタグループ１とレジスタ
ＡＣを示す。

第１０図でファンクショングループ６とレジスタグルー
プ１は二つの操作を指定する。

左側の操作はＣＩとＫは共にＯであるのでＯに帰する。

右側の動作はＫ＝０だからＡＣがＡＣにゆくことになり
、これはノーオペレーションである。

ここで処理装置はメモリ制御バス１１２に書き込み信号
を与えることによって書込み動作を行なう。

ＭＡＲレジスタはこのときアドレスポインタ＋１を含ん
でいる。

メモリ制御バスに書込み信号を与えることによってメモ
リシステムはリターンアドレスの下位の１６ビットをＡ
ＣレジスタからＭＡＲの内容によって指定されたそのメ
モリ位置に記入スる。

リターンアドレスの上位の４ビットはアドレスポインタ
によって指定されたメモリ位置に先の動作ですでに記入
されている。

リターンアドレスは、Ｔレジスタの中の２０ビットのア
ドレスによって指定されるサブルーチンの実行の後で処
理装置が戻ってゆくアドレスを表わしている。

この操作はノーオペレーションであるからＡＭＵ内の種
々のレジスタの内容は先に示した値から変化しない。

ステップ１５ マイクロストアは再びＭＣＵの制御下に歩進してマイク
ロサブルーチンの次のワードを読み出す。

このワードをＵＤあるいはＰＬバスに与えることによっ
て、次の信号がＡＭＵ２０３に与えられる。

Ｋ＝全「０」、ＣＩ−１、Ｆ’＝００１、１１０００第
９図でＦビツ｝００１はファンクショングループ１を示
しＦビツ｝１１００はレジスタグループ１のレジスタＴ
を示す。

ファンクショングループ１とレジスタグループ１は第１
０図で二つの機能を示す。

簡単に述べれば左側の関数はＴの内容をＭＡＲに入れる
ことで、右側の機能はＴの現在の状態を１たけ増分して
その結果をＴに入れることである。

メモリシステムから受信された新らしい２０ビットのア
ドレスがこの動作の前にＴレジスタに入っている。

このアドレスをＭＡＲに入れることによって、次の動作
で処理装置がメモリシステムの新らしいアドレスを指す
準備ができることになる。

Ｔレジスタをインクレメントするのは、さらに次の動作
でこれが今ＭＡＲレジスタに入っているアドレスの次の
アドレスを指定できるようにするための動作である。

こうしてＡＭＵ内の種々のレジスタは次の情報を含むこ
とになる。

ＡＣ＝リターンアドレス、ＭＡＲ＝ＩＦｒらしい２０ビ
ットのアドレス、ＲＯ＝リターンアドレス、Ｒ４一第１
の１６ビットの命令ワード、Ｒ６−アドレスポインタ、
Ｒ１＝アドレスポインタ＋２、Ｔ一祈らしい２０ビット
のアドレスワード＋１。

ステップ１６ マイクロストアは次にマイクロサフルーチンの次のワー
ドを読み出すように歩進する。

これによって次の信号がＡＭＵに与えられる。

Ｋ−全−Ｏ」、ＣＩ＝Ｏ，Ｆ＝０００、１１００ｏ第９
図でＦビット０００はファンクショングループ０を示し
、Ｆビツ｝１１００はレジスタグループ１とレジスタＴ
を示す。

第１０図でＦグループ０、Ｒグループ１について示され
た機能はＴのそのときの内容をＴに再挿入し、ＡＣに入
れることである。

これは実効的には新らしい２０ビットのアドレス＋１を
ＡＣに入れることになる。

この後でＡＭＵの種々のレジスタは次の情報を含むこと
になる。

ＡＣ一新らしい２０ビットのアドレス＋１、ＭＡＲ＝新
らしい２０ビットのアドレス、ＲＯ＝リターンアドレス
、Ｒ４一第１の１６ビットの命令ワード、Ｒ６＝アドレ
スポインタ、Ｒ１＝アドレスポインタ＋２、Ｔ＝新らし
い２０ビットのアドレス＋１。

ステップ１７ 再びマイクロストア２０９は歩進してマイクロサブルー
チンの次のワードを読み出す。

これによって次の信号がＡＭＵに与えられる。

Ｋ一全１」、ＣＩ＝１、Ｆ＝０１０，０００００第９図
でＦビット０１０はファンクショングループ２を示し、
Ｆビット００００はレジスタグループ１とレジスタＲＯ
を示す。

第１０図でＫ，ＣＩの指定された値を考えれば、Ｆグル
ープ２、Ｒグループ１に示された機能は簡単にＡＣのそ
のときの内容をＲＯに移すと言ってよい。

ＲＯはプログラムヵウンタであり、この動作でＲＯに入
る情報は現在のＭＡＲの情報に続く次のメモリアドレス
である。

処理装置は現在ＭＡＲ内の２０ビットのアドレスワード
でメモリシステムを指している。

これは二つの１６ビットのデータヮードの形式でメモリ
システムから受信されて、上述した処理装置の動作によ
って２０ビットのアドレスヮードに組立てられたアドレ
スワードである。

この新らしい２０ビットのアドレスはその第１ワードが
新らしい２０ビットのアドレスによって指定されるプロ
グラムサブルーチンを実行するために処理装置が分岐す
べきメモリ位置を指定するサブルーチンの分岐先を示す
。

このアドレスを受信すると、処理装置はそれが実行して
いた動作を終了して、メモリシステムにプログラムカウ
ンタＲＯの中にあったアドレス（リターンアドレス）を
書込む。

リターンアドレスの上位４ビットは第１のデータヮード
に、下位１６ビットは第２のデータソードにあるから、
二つの１６ビットの形でデータバスを通してメモリシス
テムにリターンアドレスを送ることによってこれは実行
された。

これに続いて、処理装置は新たに受信された２０ビット
のアドレスをＭＡＲに入れ、さらにＭＡＲに入ったアド
レスの次のアドレスをプログラムカウンタＲＯに入れた
。

こうして処理装置はその第１ワードが今ＭＡＲレジスタ
に入っているワードによってアドレスされるプログラム
サブルーチンの処理を開始することになる。

要素２０３はＡＭＵと呼ばれ、本明細書と請求の範囲を
通してＡＭＵあるいは演算ユニットと呼ばれている。

要素２０３からなる装置および回路は単純な算術と論理
機能たげを実行する通常のＡＭＵよりははるかに複雑で
あることを埋解されたい。

要素２０３は第５図に詳細に示したすべての要素を含ん
でいる。

従ってこれはスクラッチパッドレジスタＲＯ−Ｒ９およ
びＴとマルチブレクサ５０２，５０３それに従来の算術
・理論操作および第６図に示したすべての操作を実行す
る算術論理セクション５０１を含むものなのである。

本発明を要約すれば次のとおりである。

（１）ｍビットのワードを受信する第１の演算ユニット
ＡＭＵと、ｎビットのデータを受信する第２０ＡＭＵと
、第１のｍビットワードを該第１のＡＭＵに入れる手段
と、該第１のＡＭＵから第２のＡＭＵに該第１のワード
のｎ個の所定のビット位置のｎビットを転送する手段と
、第２のｍビットワードを第１のＡＭＵに入れる手段と
、次に該第２のＡＭＵからの該ｎビットと該第１のＡＭ
Ｕからの該第２のｍビットのデータワードを形成する手
段とを含む処理装置である。

（２）前記第１）項に記載の処理装置において、該転送
手段は該第２のＡＭＵの入力と該第ｌのＡＭＵのｎ個の
所定のビット位置の出力とを接続する導体手段を含む処
理装置である。

（３）前記第（２）項に記載の処理装置において、前記
ｎビットは、前記第２のｍビットワードを前記第１のＡ
ＭＵに入れると同時に、前記第１のＡＭＵから前記第２
のＡＭＵに転送される。

（４）前記第（１）項に記載の処理装置において、該処
理装置はさらにｍビットのワードを受信するための該第
１のＡＭＵの第１の入力と、該第１のＡＭＵによる該第
１の入力における該第２のｍビットのワードの受信と同
時に該第２のＡＭＵの第１の入力に対して直接の導通路
を通して該ｎビットを転送する該第１のＡＭＵの第１の
出力と、該ＡＭＵから同時に該ビットを利用回路に対し
て（ ｍ ＋ ｎ ）ビットのワードとして読み出す該
ＡＭＵの各々における第２の出力とを有する。

（５） ｍビットのデータバスと、（ｍ＋ｎ）ビット
のアドレスバスに接続された処理装置において、ｍビッ
トのカードを受信する第１の演算ユニットＡＭＵと、ｎ
ビットのデータを受信する第２のＡＭＵと、該データバ
スから受信された第１のｍビットのワードを該第１のＡ
ＭＵに入れる手段と、該第１０ＡＭＵから該第２０ＡＭ
Ｕに該第１のワードのｎ個の所定のビット位置からのｎ
ビットを転送し同時に該データバスからの第２のｍビッ
トを該第１のＡＭＵに入れる手段と、該第２のＡＭＵか
らの該ｎビットと該第１のＡＭＵからの該第２のｍビッ
トを同時に読み出して（ｍ＋ｎ）ビットを該アドレスバ
スに与える手段とを含む処理装置である。

（６）前記第（５）項に記載の処理装置において該転送
手段は該第２のＡＭＵの入力と該第１のＡＭＵの所定の
ｎ個のビット位置の出力との間に接続されたｎビットの
導体手段を含む。

（７）前記第（５）項に記載の処理装置において、該処
理装置はさらにｍビットのワードを受信するための該第
１０ＡＭＵの第１の入力と、該第１のＡＭＵによって該
第１の入力に該第２のｍビットのワードが受信されるの
と同時に該ｎビットを直通導体を通して該第２のＡＭＵ
の第１の入力に転送する該第１のＡＭＵの第１の出力と
、該ビットを該両方のＡＭＵから同時に読み出して（ｍ
＋ｎ）ビットのワードとして該アドレスバスに与える該
ＡＭＵの各々におけるアドレス出力を有する。

（８）前記第（７）項に記載の処理装置において、該処
理装置はさらに、該第１のＡＭＵの該第１の出力と該第
２のＡＭＵの第１の出力とに接続されたランダムアクセ
スメモリＲＡＭと、 該ＡＭＵ中にそのときある（ｍ＋ｎ）ビットの情報を該
ＲＡＭの任意の選択された位置に書き込む手段と、 該ＲＡＭの出力に接続された該ＡＭＵの第３の入力と、 該第３の入力を経由して該ＲＡＭの任意の選択された位
置からの（ｍ＋ｎ）ビットの情報を該ＡＭＵに入れる手
段と、 該ＡＭＵによって該ＲＡＭから受信された（ｍ＋ｎ）ビ
ットの情報を該ＡＭＵの該アドレスバスに与える手段と
を含む。

（９）前記第（８）項に記載の処理装置において、該処
理装置はさらに、 該ＡＭＵＯ中の（ｍ＋ｎ）ビットの情報に選択された算
術・論理演算を実形して新らしい（ｍ＋ｎ）ビットのワ
ードを形成する手段と、該新らしい（ｍ＋ｎ）ビットの
ワードを該ＡＭＵからの該アドレス出力から該アドレス
バスに与える手段とを含む。

（１０）前記第（８）項に記載の処理装置において、該
処理装置はさらに、 該ＡＭＵの（ｍ＋ｎ）ビットの情報に対して選択された
算術・論理操作を実行して新らしい（ｍ＋ｎ）ビットの
ワードを形成する手段と、該新らしい（ ｍ ＋ ｎ
）ビットのフードをｍビットの形式を持つ二つのワード
に変換する手段とを含み、該変換手段は 該第１のＡＭＵに対して該第２のＡＭＵから該新らしい
ワードの該ｎビットを転送する手段と、 該第１のＡＭＵにおいて該新らしいフードの該転送され
たｎビットを（ｍ−ｎ）ビットの情報と組合せてｍビッ
トのデータワードを形成する手段と、 該形成されたデータワードを該第１のＡＭＵの該第１の
出力から該データバスに与える手段と、 該第１のＡＭＵの該第１の出力からの該新らしいワード
の該ｍピットをデータヮードとして該データバスに与え
る手段とを含む。

（１１） 処理装置と、ｍビットのデータバスと、該
テータバスと該処理装置の間のデータの交換のために該
処理装置を該データバスに接続する手段と、（ｍ＋ｎ）
ビットのアドレスバスと、該処理装置を該アドレスバス
に接続して該処理装置によって該アドレスバスにアドレ
スワードな与える手段とを含む組合せにおいて、該処理
装置はさらに、該データバスとｍビットのワードを交換
するための第ｌのｍビットの演算ユニットＡＭＵと、ｎ
ビットのデータを受信するための第２のｎビットのＡＭ
Ｕと、該データバスから受信された第１のｍビットのワ
ードを該第１のＡＭＵの第１の入力に与える手段と、該
ｍビットのデータを登録するための該第１のＡＭＵにお
ける手段と、該第１のＡＭＵの第１の出力から該第１の
ワードのｎ個の所定のビット位置のｎビットを該第２の
ＡＭＵの第１の入力に転送する手段と、該データバスか
ら受信された第２のｍピットのワードを該第１のＡＭＵ
の第１の入力に同時に与える手段と、後で該第２のＡＭ
Ｕアドレス出力からの該ｎビットと該第１のＡＭＵのア
ドレス出力からの該第２のｍビットワードを同時に読み
出してｍ＋ｎビットのワードを形戒する手段と、該ｍ＋
ｎビットのワードを該アドレスバスに与える手段とを含
む処理装置である。

０２）前記勲Ｄ項に記載の処理装置において、該転送手
段は該第２のＡＭＵの該第１の入力と該第１のＡＭＵの
該第１の出力のｎ個の所定のビット位置を接続するｎビ
ットの導体通路から成る。

０３）前記第００項に記載の処理装置において、該処理
装置はさらに該第１のＡＭＵの該第１の出力と該第２０
ＡＭＵの該第１の出力に接続されたランダムアクセスメ
モリＲＡＭと、 そのとき該ＡＭＵにある情報の（ｍ＋ｎ）ビットを該Ｒ
ＡＭの選択された任意の位置に書き込む手段と、 該ＲＡＭの出力に接続された該ＡＭＵの第３の入力と、 該ＲＡＭの任意の選択された位置からの（ｍ＋ｎ）ビッ
トの情報を該第３の入力を経由して該ＡＭＵに入れる手
段と、 該ＲＡＭから該ＡＭＵに受信された（ｍ＋ｎ）ビットの
情報を該ＡＭＵの該アドレス出力から該アドレスバスに
与える手段と を含む処理装置である。

０４）前記剃３）項に記載の処理装置において、処理装
置はさらに該ＡＭＵの該（ｍ＋ｎ）ビットの情報をｍビ
ットの形式を持つワードに変換する手段を含み、該変換
手段は 該第２のＡＭＵの該第１の出力からの該情報を該第１の
ＡＭＵの該第３の入力に転送する手段と、 該第１のＡＭＵに転送された該ｎビットの情報を（ｍ−
ｎ）ビットの情報と組合せてｍビットのデータワードを
形成する手段と、 該形威されたデータワードを該第１０ＡＭＵの第１の出
力から該データバスに与える手段と、該第１のＡＭＵの
該出力からの該情報のｍビットを該データバスへの情報
として与える手段とを含む。

（１勺 第１のｍビット幅の演算ユニツ｝ＡＭＵと第
２のｎビット幅のＡＭＵとを持つ処理装置において、（
ｍ＋ｎ）ビットのワードを発生する手段は次のステップ
から成る： （１）第１のｍビットワードを該第１のＡＭＵに入れる
、 （２１ 該第１のＡＭＵの該第ｌのワードの所定のｎ
ビット位置のｎビットを該第２のＡＭＵに転送する （３） 第２のｍビットワードを該第１のＡＭＵに入
れる、 （４）該第２０ＡＭＵからのｎビットと該第ｌのＡＭＵ
からの該第２のデータワードの該ｍビットを同時に読み
出して（ｍ＋ｎ）ビットのワードを形成する。

（１６）前記第０９項に記載の方法において、該ｎビッ
トは該第２のＡＭＵと該第１のＡＭＵのｎ個の所定のビ
ット位置の出力とを接続する導体手段によって該第２の
ＡＭＵに転送される。

α７）前記狗６）項に記載の方法において、該ｎビット
は該第２のｍビットワードを該第１のＡＭＵに入れるの
と同時に該第１のＡＭＵから該第２のＡＭＵに転送され
る。

Ｑ．８） ｍビットのデータバスと（ｍ＋ｎ）ビット
のアドレスバスとに接続された処理装置において、処理
装置は第１のｍビット幅の演算ユニットＡＭＵと、第２
のｎビット幅のＡＭＵとを持ち、（ｍ＋ｎ）ビットのワ
ードを発生する方法は次のステップから成る： （１）第１のｍビットワードを該データバスから該第１
のＡＭＵに与える、 （２）該第１のワードを該第１０ＡＭＵに登録する、 （３） 該第１のＡＭＵの該第１のワードのｎ個の所
定のビット位置からのｎビットを該第２のＡＭＵに与え
る、 （４）該データバスからの第２のｍビットのワードを該
第１のＡＭＵに与える、 （５）該ｎビットを該第２のＡＭＵに登録する、（６）
該第２のワードを該第１のＡＭＵに登録する、 （７）次に該第２０ＡＭＵからの該ｎビットと該第１の
ＡＭＵからの該第２のｍビットワードを同時に読み出す
、 （８）該アドレスワードな該アドレスバスに与える。

０９）前記第（Ｉ８）項に記載の方法において、該ｎビ
ットは該第２のＡＭＵの入力と該第１のＡＭＵの該所定
のｎビット位置の出力とを接続する導体手段を通して転
送される。

（２０）前記第（１９）項に記載の方法において、該ｎ
ビットは該第１のＡＭＵに対する該第２のｍビットのワ
ードの印加と同時に該第２のＡＭＵに与えられる。

（２１）前記第（２０）項に記載の方法において、該方
法はさらに、 （１）このとき該ＡＭＵにある（ｍ＋ｎ）ビットの情報
を（ｍ＋ｎ）ビットの情報を（ｍ＋ｎ）ビットのＲＡＭ
の任意の選択された位置に書き込み、 （２）該ＲＡＭの任意の選択された位置から該ＡＭＵに
（ｍ＋ｎ）ビットの情報を入れ、（３）該ＲＡＭから該
ＡＭＵに受信された（ｍ＋ｎ）ビットの情報を該ＡＭＵ
のアドレス出力から該アドレスバスに与エル ステップから成る。

（２２） 前記第（２０）項に記載の方法において、
該方法はさらに、 （１）該ＡＭＵの（ｍ＋ｎ）ビットの情報に対して選定
された算術・論理操作を実行して新らしい（ｍ＋ｎ）ビ
ットのワードを形成し、（２）該ＡＭＵのアドレス出力
から該新らしい（ ｍ ＋ ｎ ）ビットのワードを該
アドレスバスに与える ステップから或る。

０３）前記第（２０）項に記載の方法において、該方法
はさらに該ＡＭＵＯ中の（ｍ＋ｎ）ビットの情報に対し
て算術・論理操作を実行するステップと、該新らしい（
ｍ＋ｎ）ビットのワードをｍビットのフォーマットを持
つ二つのワードに変換するステップを含み、該変換は （１）該新らしいワードのｎビットを該第２のＡＭＵか
ら該第１のＡＭＵに転送し、 （２）該新らしいワードのｎビットを（ｍ−ｎ）ビット
の情報と組合せてｍビットのワードを形成し、 （３）該形戒されたワードを該第１のＡＭＵの出力から
該データバスに与え、 （４）次に該新らしいワードのｍビットを該第１のＡＭ
Ｕの該出力からｍピットのワードとして該データパスに
与える ステップから或る。

（２４）データバスと処理装置の間でデータワードを変
換するよ５ｍビットのデータバスに接続された処理装置
において、該処理装置はまた該処理装置からアドレスバ
スにアドレスワードな与えるよう接続された（ｍ＋ｎ）
ビットのアドレスバスを有し、該処理装置を運転する方
法は（１）該データバスから受信された第１のｍビット
ワードをｍピット幅を持つ該第１のＡＭＵの第１の入力
に与え、 （２）該第１のＡＭＵに該ｍビットのワードを登録し、 （３）該第１のＡＭＵの第１の出力からの該第１のワー
ドのｎ個の所定のビット位置のｎビットをｎビットの幅
を持つ第２のＡＭＵの第１の入力に転送し、 （４）同時に該データバスから受信された第２のｍビッ
トワート女該第１のＡＭＵの第１の入力に入れ、 （５）次に該第２のＡＭＵのアドレス出力からの該ｎビ
ットと、該第１のＡＭＵのアドレス出力からの該第２の
ｍビットワードを同時に読み出して（ ｍ＋ｎ ）ビッ
トのワードを形戊し、（６） 該（ｍ＋ｎ）ビットの
ワードを該アドレスバスに与える ステップから或る。

（２５）前記第（２４）項に記載の方法において、該ｎ
ビットは該第２のＡＭＵの該第１の入力と該第１のＡＭ
Ｕのｎ個の所定のビット位置の間に接続されたｎビット
の導体路を通して該第２のＡＭＵに対して転送される。

（２６）前記第（２５頓に記載の方式において、該方法
はさらに、 （１）現在該ＡＭＵにある（ｍ＋ｎ）ビットの情報をＲ
ＡＭの任意の選択された位置に書き込み （２）該ＡＭＵの第３の入力を経由して該ＲＡＭの任意
の選択された位置から該ＡＭＵに（ｍ＋ｎ）ビットの情
報を入れ、 （３）該ＲＡＭから受信された（ｍ＋ｎ）ビットの情報
を、該ＡＭＵのアドレス出力から該アドレスバスに与え
る ステップから成る。

（２７） 前記第（２６）項に記載の方法において、
さらに該（ｍ＋ｎ）ビットの情報をｍビットの形式を持
つ二つのデータワードに変換する方法が組合されており
、該変換は （１）該ｎビットの情報を該第２のＡＭＵの該第１の出
力から該第１のＡＭＵの該第３の入力に転送し、 （２）該第１のＡＭＵに転送された該ｎビットの情報を
（ｍ−ｎ）ビットの情報と組合せて第１のｍビットのデ
ータワードを形成し、 （３）該第１のＡＭＵの第１の出力からの該形成された
データを該データバスに与え、 （４）該第１のＡＭＵの該第１の出力からの該ｍビット
を第２の形成されたｍビットのデータとして該データバ
スに与える ステップから成る。

【図面の簡単な説明】

第１図は本発明の処理装置を含むシステムの図、第２図
は処理装置の図、第３図、第４図および第５図は処理装
置の演算ユニットの詳細図、第６図、第７図および第８
図は処理装置が実行できる種々のプログラム命令を示す
図、第９図および第１０図は制御信号および入力信号の
種々の組合せを受信したときのＡＭＵが実行する種々の
算術および論理技能を示す図である。 〔主要部分の符号の説明〕 請求範囲中の名称 第１の中央処理要素 第２の中央処理要素 第１のバス 転送回路 第２のバス 算術論理装置 符 号 明細書中の名称 ＡＭＵＡ 演算ユニット ＡＭＵＢ 演算ユニット １１０ データバス ２１４Ａ バス ３０１ ２１４Ｂ バス １１１ アドレスバス ５０１ 算術・論理セク ション

Claims (1)

1. 【特許請求の範囲】 １ ｍビットワードを受信する第１の中央処理要素（た
   とえばＡＭＵＡ）、 。 ビットテータを受信する第２の中央処理要素（たとえば
   ＡＭＵＢ）、 該第１の中央処理要素に第１および第２のｍビットワー
   ドを入れるための第１のバス（たとえば１１０）、 該第１の中央処理要素に入れられた第１のｍビットワー
   ドにおけるｎ個の所定ビット位置からのｎビットを該第
   １の中央処理要素から該第２の中央処理要素に転送する
   回路（たとえば２１４Ａ，３０１，２１４Ｂ）、および 該第２の中央処理要素からｎビットをおよび該第１の中
   央処理要素から第２のｍビットワードを同時に読出して
   ｍ＋ｎビットワードを形成する第２のバス（たとえば１
   １１）とからなる処理装置。 ２ 特許請求の範囲第１項に記載の処哩装置において； 該ｎビットは、該第２のｍビットワードが該第１の中央
   処理要素に入れられるのと同時に該第１の中央処理要素
   から該第２の中央処理要素に転送されていることを特徴
   とする処理装置。 ３ 特許請求の範囲第２項に記載の処理装置において； 該第１の処理要素は、その第１の入力（たとえばＭ）で
   ｍビットワードを受信しそして該第１の入力による該第
   ２のｍビットワードの受信と同時にその第１の出力（た
   とえばＤ）から該ｎビットを該第２の中央処理要素の第
   １の入力（たとえばＭ）への直接路を介して転送してお
   り、該中央処理要素のおのおのはその第２の出力（たと
   えばＡ）からｍ＋ｎビットワードとして同時に読出され
   たビットを該第２のバスへと印加していることを特徴と
   する処理装置。 ４ その第１の入力（たとえばＭ）にｍビットワードを
   受信する第１の中央処理要素（たとえばＡＭＵＡ）、 その第１の入力（たとえばＭ）にｎビットテータを受信
   する第２の中央処理要素（たとえばＡＭＵＢ）、 該第１の中央処理要素の第１の入力を介して該第１の中
   央処理要素に第１と第２のｍビットワードを入れる第１
   のバス（たとえば１１０）、該第１の中央処理要素に入
   れられた該第１のｍビットワードにおけるｎ個の所定の
   ビット位置からのｎピットを該第１の中央処理装置の第
   １の出力（たとえばＤ）から該第２の中央処理装置の第
   １の入力に転送する回路（たとえば２１４Ａ，３０１，
   ２１４Ｂ）、 該第１の中央処理要素の第１の出力におよび該第２の中
   央処理要素の第１の出力（たとえばＤ）とに接続された
   ランダムアクセスメモリ（たとえば２０４）、 該中央処理要素に現在あるｍ＋ｎビット情報を該メモリ
   の任意に選択された位置に書込む回路、該中央処理要素
   おのおのの第２の入力（たとえば■）を経由して該中央
   処理要素おのおのに該メモリの任意に選択された位置か
   らのｍ＋ｎビット情報を入力する手段、および 該メモリから該中央処理要素おのおのによって受信され
   たｍ＋ｎビット情報を読出してｍ＋ｎビットワードを形
   成する第２のバス（たとえば１１１）からなる処理装置
   。 ５ ｍビットワードを受信する第１の中央処埋要素（た
   とえばＡＭＵＡ）、 ｎビットデータを受信する第２の中央処理要素（たとえ
   ばＡＭＵＢ）、 該第１の中央処理要素に第１および第２のｍビットワー
   ドを入れるための第１のバス（たとえば１１０）、 該第１の中央処理要素に入れられた第１のｍビットワー
   ドにおけるｎ個の所定ビット位置からのｎビットを該第
   １の中央処理要素から該第２の中央処理要素に転送する
   回路（たとえば２ １ ４Ａ ，３０１，２１４Ｂ）、
   および 該第２の中央処理要素からｎビットをおよび該第１の中
   央処理要素から第２のｍビットヮードを同時に読出して
   ｍ＋ｎビットワードを形成する第２のバス（たとえば１
   １１）からなる処埋装置であって 該第１の中央処理要素は、その第１の入力（たとえばＭ
   ）でｍビットワードを受信しそして該第１の入力による
   該第２のｍビットワードの受信と同時にその第１の出力
   （たとえばＤ）からｎビットを該第２の中央処理要素の
   第１の入力（たとえばＭ）へ直接路を介して転送してお
   り、該中央処理要素のおのおのはその第２の出力（たと
   えばＡ）からｍ＋ｎビットワードとして同時に読出され
   たビットを該第２のバスへと印加している処理装置にお
   いて； 該第２の中央処理要素に入れられたｎビットを該第２の
   中央処理要素の第１の出力（たとえばＤ）から該第１の
   中央処理要素の第２の入力（たとえば■）に転送する手
   段（たとえば３０２）を含み、該第１の中央処理要素は
   、該第２の中央処理要素から転送されてきたｎビットと
   所定の（ｍ−ｎ）ビット情報とを結合した合成ｍビット
   ワードと該第２のｍビットワードとをその第１の出力（
   たとえばＤ）から個々に該第１のバスへと読出す手段を
   含むものであることを特徴とする処理装置。