JPS5842992A - デジタル表示式電子時計 - Google Patents
デジタル表示式電子時計Info
- Publication number
- JPS5842992A JPS5842992A JP56140472A JP14047281A JPS5842992A JP S5842992 A JPS5842992 A JP S5842992A JP 56140472 A JP56140472 A JP 56140472A JP 14047281 A JP14047281 A JP 14047281A JP S5842992 A JPS5842992 A JP S5842992A
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- JP
- Japan
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- display
- symbols
- displayed
- section
- switch
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G9/00—Visual time or date indication means
- G04G9/0064—Visual time or date indication means in which functions not related to time can be displayed
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、英数字・記号を、より゛容易に記憶させ、ま
た表示部に表示することを可能にするサブ表示部を有す
ることを特徴とするデジタル表示式電子時計に関するも
のである。
た表示部に表示することを可能にするサブ表示部を有す
ることを特徴とするデジタル表示式電子時計に関するも
のである。
従来、英数字・記号を記憶できる機能をもったデジタル
表示式電子時計において、英数字・記号を時計内に記憶
させようとした場合、表示部の所定の個所に目的の英数
字・記号があられれるまで、スイッチング操作を−くり
かえす、この時、英数字・記号が、ある決まった順番に
配列されてはいるとしても、頻繁に英数字・記号を正方
向・負方向と前後させるためのスイッチング操作を行な
うこ゛とになる。つまり、現在表示されている英数字・
記号の前後が表示されていないため、スイッチング操作
を正方向・負方向どちらの方向に行なってよいのかとま
どうことになるからである。このことは、スピーディ−
なスイッチ操作性を阻害するものである。
表示式電子時計において、英数字・記号を時計内に記憶
させようとした場合、表示部の所定の個所に目的の英数
字・記号があられれるまで、スイッチング操作を−くり
かえす、この時、英数字・記号が、ある決まった順番に
配列されてはいるとしても、頻繁に英数字・記号を正方
向・負方向と前後させるためのスイッチング操作を行な
うこ゛とになる。つまり、現在表示されている英数字・
記号の前後が表示されていないため、スイッチング操作
を正方向・負方向どちらの方向に行なってよいのかとま
どうことになるからである。このことは、スピーディ−
なスイッチ操作性を阻害するものである。
本発明は上記欠点を改曽するもので、記憶しようとする
英ｉ字・記号をサブ表示部に表示し、ここで確認した後
、主表示部にスイッチング操作によりセットする。この
時、サブ表示部への呼び出し確認をスピーディ−に行な
えるようにするためサブ表示部に、目的とする英数字・
記号以外に、その前後の英数字・記号を最低１個ずつ表
示する。したがって、スイッチング操作を一今度正方向
り負方向どちらの方向にやったらよいか容易にわかるこ
とになる。ここで、正方向・負方向の定義であるが、数
字を１→２→３→４→５・・・・・・・・・・・・。
英ｉ字・記号をサブ表示部に表示し、ここで確認した後
、主表示部にスイッチング操作によりセットする。この
時、サブ表示部への呼び出し確認をスピーディ−に行な
えるようにするためサブ表示部に、目的とする英数字・
記号以外に、その前後の英数字・記号を最低１個ずつ表
示する。したがって、スイッチング操作を一今度正方向
り負方向どちらの方向にやったらよいか容易にわかるこ
とになる。ここで、正方向・負方向の定義であるが、数
字を１→２→３→４→５・・・・・・・・・・・・。
英字をム→１→０→１）−ｅ罵・・・・・・・・・と呼
び出すのを正方向とし、その逆を負方向とする。
び出すのを正方向とし、その逆を負方向とする。
以下、添付図面に示す一実施例に基づき、本発明を説明
する。
する。
本発明は、英数字・記号を表示する表示素子から成る主
表示部Ａと、主表示部ムに、スイッチング操作によりセ
ットできる英数字・記号を表示する表示素子から成るサ
ブ表示部１と、主表示部ムに表示した英数字・記号を記
憶できる記憶回路部０と、サブ表示部Ｂに表示する英数
字・記号の信号を出力するバイナリフード発生回路部ｐ
と、主表示部ムとサブ表示部１を駆動する表示駆動回路
部１と、時間を計数する時間計数回路部νとから構成さ
れている。
表示部Ａと、主表示部ムに、スイッチング操作によりセ
ットできる英数字・記号を表示する表示素子から成るサ
ブ表示部１と、主表示部ムに表示した英数字・記号を記
憶できる記憶回路部０と、サブ表示部Ｂに表示する英数
字・記号の信号を出力するバイナリフード発生回路部ｐ
と、主表示部ムとサブ表示部１を駆動する表示駆動回路
部１と、時間を計数する時間計数回路部νとから構成さ
れている。
まず、主表示部ムより説明すれば、この主表示部ムは、
表示基板１から成り、その表示基板１に各ｊ英数字・記
号を表示できるドツト表示素子２が２段に分けられて１
６個分配設されており、これらのドツト表示素子２に、
時間計数回路部νの時間カウンタ１２の内容、または記
憶回路部０の内容が表示される。なお、現在時計の機能
は任意の英数字・記号をセット記憶するモードになって
おり、主表示部ムには上段左側より５桁目までに「Ｘ人
工８ＨＪまでがセット表示されており、６桁目がセット
される直前の状態にあり、「−」マークが７ラツシ為し
ている。
表示基板１から成り、その表示基板１に各ｊ英数字・記
号を表示できるドツト表示素子２が２段に分けられて１
６個分配設されており、これらのドツト表示素子２に、
時間計数回路部νの時間カウンタ１２の内容、または記
憶回路部０の内容が表示される。なお、現在時計の機能
は任意の英数字・記号をセット記憶するモードになって
おり、主表示部ムには上段左側より５桁目までに「Ｘ人
工８ＨＪまでがセット表示されており、６桁目がセット
される直前の状態にあり、「−」マークが７ラツシ為し
ている。
次に、サブ表示部Ｂについて説明する。
このサブ表示部０は、表示基板１から成り、その表示基
板１には英数字・記号を表示できるドツト表示素子５が
配設されており、これらのドツト表示素子３に、バイナ
リコード発生回路部フより出力されたバイナリブード信
号の内容が表示される。なお、現在表示されている３つ
の文字の内、中央のものが主表示部ムにセットできるも
のであり、スイッチ１０６をスイッチングすると「ム」
がセットされる。この時、前後の文字が「９」とｒＢＪ
であることがわかる。
板１には英数字・記号を表示できるドツト表示素子５が
配設されており、これらのドツト表示素子３に、バイナ
リコード発生回路部フより出力されたバイナリブード信
号の内容が表示される。なお、現在表示されている３つ
の文字の内、中央のものが主表示部ムにセットできるも
のであり、スイッチ１０６をスイッチングすると「ム」
がセットされる。この時、前後の文字が「９」とｒＢＪ
であることがわかる。
次に、記憶回路部０について説明する。
この記憶回路部Ｃは、バイナリコード発生回路部りの端
子Ｙより出力されたバイナリコードを記憶しておくもの
で今る。つまり出力されたバイナリコード信号は、スイ
ッチ１０６がスイッチングされた時、ムＭＤゲート１０
５を通過して記憶回路部０に入力され記憶される。また
、記憶回路部０に記憶された内容はリード線５０を介し
て表示駆動回路部丘に入力され、主表示部ムに表示され
る。
子Ｙより出力されたバイナリコードを記憶しておくもの
で今る。つまり出力されたバイナリコード信号は、スイ
ッチ１０６がスイッチングされた時、ムＭＤゲート１０
５を通過して記憶回路部０に入力され記憶される。また
、記憶回路部０に記憶された内容はリード線５０を介し
て表示駆動回路部丘に入力され、主表示部ムに表示され
る。
次に、バイナリコード発生回路りについて説明する。
このバイナリコード発生回路りは、英数字・記号４７個
のバイナリブードを作る構成になっている。英数字・記
号の表示形式とバイナリコードの関係を第３図に示す。
のバイナリブードを作る構成になっている。英数字・記
号の表示形式とバイナリコードの関係を第３図に示す。
１０４０は４８進のアップダウンカウンタで、スイッチ
１０７またはスイッチ１０８のスイッチングにより、ア
ップカウントまたはダウンカウントする。アップダウン
カウンタ１０４０の内容は、バイナリコードの形で１つ
はストレートに端子Ｙより出力される。また、加算回路
１０４−を通過した信号は、１を加算されたバイナリコ
ードで端子２より出力さ−れ、減算回路１０４ｔＬを通
過した信号は、１を減算されたバイナリコードで端子Ｘ
より出力される。これらの信号は、リード４Ｉ５１を介
して表示駆動回路部ｌに入力され、サブ表示Ｓｔに表示
される。つまり、出力端子Ｘ、Ｙ、！より、サブ表示部
Ｂに３つの英数字・記号が連続した形で表示されるよう
なバイナリコードの信号が出力される。この時、英数字
・記号が正・負方向とも連続してエンドレスに表示でき
るよう、検出回路１ｏ４ｆ、１ｏ４！１とコード変換回
路１０４に、１０４４とを備えている。検出回路１０４
！は、「１１００００」の信号が入力されると自動的に
コード変換回路１０４１から「ＯＯＯ０００４の信号を
出力するような信号を出力する。また、検出回路１０４
ｆは、「１１１１１１」の信号が入力されると自動的に
コート変換回路１０４ｋから「１ｏ１１１１」の信号を
出力するような信号を出方する。つまり、アップダウン
カウンタ１０４ｃが「１０１１１１」の場合、１０４−
を通過した信号は「１１００００」となるので、結果的
に端子２からは「ｏ。
１０７またはスイッチ１０８のスイッチングにより、ア
ップカウントまたはダウンカウントする。アップダウン
カウンタ１０４０の内容は、バイナリコードの形で１つ
はストレートに端子Ｙより出力される。また、加算回路
１０４−を通過した信号は、１を加算されたバイナリコ
ードで端子２より出力さ−れ、減算回路１０４ｔＬを通
過した信号は、１を減算されたバイナリコードで端子Ｘ
より出力される。これらの信号は、リード４Ｉ５１を介
して表示駆動回路部ｌに入力され、サブ表示Ｓｔに表示
される。つまり、出力端子Ｘ、Ｙ、！より、サブ表示部
Ｂに３つの英数字・記号が連続した形で表示されるよう
なバイナリコードの信号が出力される。この時、英数字
・記号が正・負方向とも連続してエンドレスに表示でき
るよう、検出回路１ｏ４ｆ、１ｏ４！１とコード変換回
路１０４に、１０４４とを備えている。検出回路１０４
！は、「１１００００」の信号が入力されると自動的に
コード変換回路１０４１から「ＯＯＯ０００４の信号を
出力するような信号を出力する。また、検出回路１０４
ｆは、「１１１１１１」の信号が入力されると自動的に
コート変換回路１０４ｋから「１ｏ１１１１」の信号を
出力するような信号を出方する。つまり、アップダウン
カウンタ１０４ｃが「１０１１１１」の場合、１０４−
を通過した信号は「１１００００」となるので、結果的
に端子２からは「ｏ。
００００Ｊが、また、「ａ ａ ｏ ｏ ｏ ＯＪの場
合、１０４ｄを通過した信号は「１１１１１１」となる
ので、結果的に端子Ｘからは「１ｏ１１１１Ｊの信号が
出力される。以上の関係を図式化すると第４図のように
なり、エンドレスに英数字・記号を表示することができ
る。
合、１０４ｄを通過した信号は「１１１１１１」となる
ので、結果的に端子Ｘからは「１ｏ１１１１Ｊの信号が
出力される。以上の関係を図式化すると第４図のように
なり、エンドレスに英数字・記号を表示することができ
る。
次に、表示駆動回路部１について説明する。
この表示駆動回路部１は、バイナリコード発生回路部り
、記憶回路部０．時間計数回路部νより出力された信号
を、各信号に相当する英数字・記号に変換してドツト表
示素子２・５で表示できるようにするドツトパターン発
生回路ｆｊＱと、ドツト表示素子２・３を表示駆動する
ラッチドライバ回路１１１より構成されている。
、記憶回路部０．時間計数回路部νより出力された信号
を、各信号に相当する英数字・記号に変換してドツト表
示素子２・５で表示できるようにするドツトパターン発
生回路ｆｊＱと、ドツト表示素子２・３を表示駆動する
ラッチドライバ回路１１１より構成されている。
次に、時間計数回路部１について説明する。
この時間計数回路部１は、基準信号を発皺する発！！回
路１０と、その信号をＩＨｇの秒信号に分周する分周回
路！１と、その秒信号を通常時刻表示のために計数林時
間カウンタ１２とにより構成されている。そして、時間
カウンタ１２かも出力された信号は、リードＳＳＯを介
して表示駆動回路部冨に入力される。
路１０と、その信号をＩＨｇの秒信号に分周する分周回
路！１と、その秒信号を通常時刻表示のために計数林時
間カウンタ１２とにより構成されている。そして、時間
カウンタ１２かも出力された信号は、リードＳＳＯを介
して表示駆動回路部冨に入力される。
次に、以上に述べたような構成から成る本発明による回
路の動作を、任意の英数字・記号を記憶回路部ａに記憶
する場合について説明する。
路の動作を、任意の英数字・記号を記憶回路部ａに記憶
する場合について説明する。
まず、主表示部ムには、上段左側より５桁までに「！ム
ｘ８Ｍ」がセットされており、６桁目の「−」マークが
７ラツシエしている。そして、サブ表示部Ｂには「９・
ム・Ｂ」が表示されている。この時、スイッチ１０７を
スイッチングすると、サブ表示部１は「８・９・ム」→
「７・８・ｔ」→「６・７・８」と変化し、スイッチ１
０８をスイッチングすると「ム・１・０」→「ｎ−ｏ−
Ｄ」→「ｏ＠ｎ＠ｍＪと変化していく。ここではｒＡＪ
を配憶させたいので、今の状態でスイッチ１０６をスイ
ッチングすると、パイナリコニド発生回路部〕の端子！
より出力された「ム」のバイナリ３−ド信号が、ムＮｌ
）ゲージ嘔０５を通過して記憶回路部０に入力され記憶
される。また、ここで入力された内容は、即リード線５
０を介して表示駆動回路部１に入力され、主表示部ムに
表示され、「、にム工８Ｈム」という表示になる。次に
、この「Ｋ人工８１人」の電話番号を記憶させるのであ
るが、スイッチ１０７または１０８をスイッチングして
サブ表示部Ｂの中央部に目的の数字を表示させ、スイッ
チ１０６をスイッチングして、記憶回路部０にセット記
憶させていく。
ｘ８Ｍ」がセットされており、６桁目の「−」マークが
７ラツシエしている。そして、サブ表示部Ｂには「９・
ム・Ｂ」が表示されている。この時、スイッチ１０７を
スイッチングすると、サブ表示部１は「８・９・ム」→
「７・８・ｔ」→「６・７・８」と変化し、スイッチ１
０８をスイッチングすると「ム・１・０」→「ｎ−ｏ−
Ｄ」→「ｏ＠ｎ＠ｍＪと変化していく。ここではｒＡＪ
を配憶させたいので、今の状態でスイッチ１０６をスイ
ッチングすると、パイナリコニド発生回路部〕の端子！
より出力された「ム」のバイナリ３−ド信号が、ムＮｌ
）ゲージ嘔０５を通過して記憶回路部０に入力され記憶
される。また、ここで入力された内容は、即リード線５
０を介して表示駆動回路部１に入力され、主表示部ムに
表示され、「、にム工８Ｈム」という表示になる。次に
、この「Ｋ人工８１人」の電話番号を記憶させるのであ
るが、スイッチ１０７または１０８をスイッチングして
サブ表示部Ｂの中央部に目的の数字を表示させ、スイッ
チ１０６をスイッチングして、記憶回路部０にセット記
憶させていく。
以上、本発明の構成によれば、記憶するための英数字・
記号をサブ表示部に表示し、ここで確認し−た後、主表
示部にセットするのだが、この時サブ表示部には画的と
する英数字・記号以外に、その前後の英数字・記号を表
示するので、スイッチ操作を正方向・負方向どちらにや
ったらよいか容易に理解できるため、スピーディ−で確
実なスイッチ操作を可能にするものである。
記号をサブ表示部に表示し、ここで確認し−た後、主表
示部にセットするのだが、この時サブ表示部には画的と
する英数字・記号以外に、その前後の英数字・記号を表
示するので、スイッチ操作を正方向・負方向どちらにや
ったらよいか容易に理解できるため、スピーディ−で確
実なスイッチ操作を可能にするものである。
第１１１！Ｊは本発明の一実施例を示す回路間第２ｖ！
ｉはバイナリコード発生回路部の詳細説明回路図 ′ 第５図は英数字・記号の表示形式とパイナリコ−
ドの関係を示す図表、第４図はバイナリコード発生回路
部を説明する為の図表である。 ム・・・・・・主表示部 Ｂ・・・・・・サブ表示部 ０・・・・・・記憶回路部 Ｄ・・・・・・ド應イナリコード発生回路部Ｌ・・・・
・・表示駆動回路部 １・・・・・・時間計数回路部 １・・・・・・表示基板 ２．５・・・・・・ドツト表示素子 １０・・・・・・発振回路 １１・・・・・・分ｉ回路 １２・・・・・・時間カウンタ １０２・・・・・・タイミングパルス発生回路１０４ｍ
・・・毎ットリセット・１／？１０４ｂ・・・Ｏ飯ゲー
ト １０４ｃ・・・アープダウンカウンタ １−０４４・・・滅−回路 １０４ｅ・・・加算回路 １０４ｆ・１０４１−・・検出回路 １０４Ａ・１０４ｉ・・・コード変換回路１０５軸・・
・・ムＭＤゲート １０６・・・・・・インプットスイッチ唱０７・・・・
・・負方向シフトスイッチ１０８・・・・・・正方向シ
フトスイッチ１０９・・・・・・スイッチ回路 １１０・・・・・・ドツトパターン発生回路１１１・・
・・・・ラッチドライバ回路である。 以 上 出願人 株式会社第二精工舎 代理人 弁理士 最上 務 第２図 第３図 第４図 ５１７
ｉはバイナリコード発生回路部の詳細説明回路図 ′ 第５図は英数字・記号の表示形式とパイナリコ−
ドの関係を示す図表、第４図はバイナリコード発生回路
部を説明する為の図表である。 ム・・・・・・主表示部 Ｂ・・・・・・サブ表示部 ０・・・・・・記憶回路部 Ｄ・・・・・・ド應イナリコード発生回路部Ｌ・・・・
・・表示駆動回路部 １・・・・・・時間計数回路部 １・・・・・・表示基板 ２．５・・・・・・ドツト表示素子 １０・・・・・・発振回路 １１・・・・・・分ｉ回路 １２・・・・・・時間カウンタ １０２・・・・・・タイミングパルス発生回路１０４ｍ
・・・毎ットリセット・１／？１０４ｂ・・・Ｏ飯ゲー
ト １０４ｃ・・・アープダウンカウンタ １−０４４・・・滅−回路 １０４ｅ・・・加算回路 １０４ｆ・１０４１−・・検出回路 １０４Ａ・１０４ｉ・・・コード変換回路１０５軸・・
・・ムＭＤゲート １０６・・・・・・インプットスイッチ唱０７・・・・
・・負方向シフトスイッチ１０８・・・・・・正方向シ
フトスイッチ１０９・・・・・・スイッチ回路 １１０・・・・・・ドツトパターン発生回路１１１・・
・・・・ラッチドライバ回路である。 以 上 出願人 株式会社第二精工舎 代理人 弁理士 最上 務 第２図 第３図 第４図 ５１７
Claims (1)
- 少なくとも時間を針数するた′めの時間計数回路部と、
英数字・記号を表示できｉセグメントを有する主表示部
と、主表示部に表示した英数字・記号を記憶できる記憶
回路部と、主表示部に、スイッチ操作によりセッシでき
る英数字・記号を表示するサブ表示部から成るデジタル
表示式電子時計において、サブ表示部は、同時に複数個
の英数字・記号の表示が可能で、このサブ表示部の特定
の位置にある英数字・記号が主表示部にセッシできるこ
とを特徴とするデジタル表示式電子時計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140472A JPS5842992A (ja) | 1981-09-07 | 1981-09-07 | デジタル表示式電子時計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140472A JPS5842992A (ja) | 1981-09-07 | 1981-09-07 | デジタル表示式電子時計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5842992A true JPS5842992A (ja) | 1983-03-12 |
| JPS6237353B2 JPS6237353B2 (ja) | 1987-08-12 |
Family
ID=15269390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56140472A Granted JPS5842992A (ja) | 1981-09-07 | 1981-09-07 | デジタル表示式電子時計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5842992A (ja) |
-
1981
- 1981-09-07 JP JP56140472A patent/JPS5842992A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6237353B2 (ja) | 1987-08-12 |
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