JPS5840682A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は演算回路、特に、隣接符号などの誤シ訂正符号
のシンドローム演算などに適用される行列とベクトルと
の積演算を行なうディジタル演算回路に係るものである
。

Ｉ４接符号、リードノロモン符号などのいわゆる隣接誤
り訂正符号の信号処理回路においては、符号の生成、シ
ンドロームの演算などに際し、！！素が１０”ｌ＠″ｌ
”からなるｎ行ｎ列のマトリックスＴ％あるいはそのべ
き兼でろるＴｋと、符号長がｎの＠０”、＠１″を要素
とする２元符号Ｗとの積’ｐｘＷｔ（ｔはＷの転１１を
示す）、あるいはＴ　ｋ　Ｘ　Ｗ　ｔといった演算が必
要になる。

従来、この種の演算を行う回路としてはフィードバック
レジスタ回路を用い“てｍｇされていたが、最近は第１
図に示すようなリードオンリーメモリ（ＲＯＭ）を用い
た演算回路も知られている。すなわち、ＲＯＭＩの入力
にはＷｌに表す信号２、およびＴのべき乗を示すｋに対
応する１８号３を与え、出力にＴ’ＸＷｔの演算結果の
旧号４を得るような構成である。今、ｎ行ｎ列のＴｋの
マトリックスの４Ｉ素をａｔＪ（ｋ）　（ａ＋ｔ（ｋ）
は０又はｌ）、ｗｏ要ｉをＷｌとすると、ｌ［ｌ　ｋ　
Ｘ　Ｗｔは・・・・・・Ｕ） で衣わされる。したがって、第１図の回路では、Ｗの各
要素Ｗ＋％２よびＴｋのｋをアドレスとし、へ そのアドレスの所に上記（１）式の演算結果Ｗが記録で
れ、ＷＩおよびｋを刀口えたとき、それらのアトへ レスに対応するＷｌの信号が出力１ｇ号４として出力さ
れるようにＲＯＭがｍｒＲされている。

Ｗの各要素Ｗ１１およびＴｋのｋｆニアドレス信号とし
て与えることにより、ｋに対応するａｚ（’）に対して
（１）式を演算し、その結果がメモリの出力とするよう
にＲＯＭの内容ヲＦ′Ｆ、成する。この回路Ｍ　ノＲで
はＲＯＭ１の入力としてＷの要素数０１およびＴマトリ
ックスのべき乗にの取りうる厳大櫃ｐを示すｔｏｇｌｐ
の和、すなわちｎ＋ｔｏｇ＊ｐビットが入力として必要
になる。ところで、’Ｒ，ＯＭの入力ビット数には制約
があり、Ｉ’ＬＯＭの入力ビット数の上限をｒとすれば
、　ｒ（ｎ＋２０ｇ、Ｐの場合には芸談なＲＯＭの１囚
数は２°ｊ＠１ｌｐ−ｖ　、固となる。

このため％　”ａ　ｐが大きくなるとｆｔ０Ｍのｉ固数
も飛躍的に増大するため回ｊｉ８燐成が困難になるとい
った欠点を有す。

この欠点を解決する回路として、第２図に示すようにＴ
ｋマトリックスの要素のみｔＲ，０Ｍ５に記憶しておき
、マトリックスの要素とＷとの演算はディスクリートに
構成した演算回路６を用いて行なう構成が考えられる。

この回路では、１タイムスロット間（すなわち、入力２
．３が入る周期）に８０Ｍ５よＪ、　Ｔ　ｋマトリック
スの行単位に要素を＃ｊ１８３１０を介してｎ回読み出
し、この係数に対して、次式に示すようにＷの各要素Ｗ
鳳を △　　１ ｗ、＝Σａ１（ト））町　・・・・・・・・・・・・・
・・・・・（２）ｓｌ で演算するものである。そして、この演算結果はε＃　
９．　・・’　”’　ｉ、はｊ幀次、切換スイッチ９お
よびラッチ７とからなる直並列変換に加えられ並列出力
信号４として出力場れる。この構成によればｆ’ＬＯＭ
６に必要な入力はＬｏｇ、ｎ　＋Ｌｏｇ、９　ヒ）　）
と第１図の方式と比較して減少させることが可能なため
、ｎＩ　”が比較的大きくなっても３ＱＭの個数はあま
シ増加しない特徴がある。しかしながら、この構成では
ｌタイムスロット内にＲＯＭの内６をｎ回読み出す必要
があり、回路の動作速度が早くなるとＲＯＭが動作不能
になるので商運演算ができないという問題がある。

したがって、本発明の目的はＲＯｆ１藺用してマ）　Ｉ
Ｊノクスでと２元符号Ｗの償のｐｇ副回路構成する場合
に、マトリックスおよび２元符号の要素数が多くても、
ＲＯＭの数を少なく、かつ高速演算ができる演算回路を
実現することである。

本発明は上記目的を達成するため、要素″″０”。

＠１″がｎ行ｎ列のベクトルと要素１０”、１１１の２
元符号の積を得るＲ（ＪＭを用いた演算回路に２いて、
上記２元符号を（ｌ数１固に分割して部分行列を作る回
路と、ベクトルのべき乗信号入力部と、上記部分行列と
べき乗１６号をアドレスとし、部分行列と上記ベクトル
を分割した部分ベクトルとの積を記録したｔＩ！数１固
のＲＯＭと、上記４Ｉ数個のＲ（ＪＭから読出された結
果をｌ）Ｄ算する回路ｒ有して構成したこと１に特徴と
する。

以Ｆ本発明の原理を説明する。演算すべき式をＷ＝Ｔ’
ＸＷ’　　　　　・・・・・・・・・・・・・・・・・
・（３）とする。

ここで、ｎ行ｎ列のＴｋマトリックスｔｔ列ずつで分割
して得らｎる０行を列のマトリックスをＴ＋、Ｗをｔｌ
ｉｉｌずつで分割して得られる長さｔの符号をＷｌ′と
すれば、Ｔｋ、Ｗはそ扛ぞれと表わすことができる。

（４）式ｔ−（３）式へ代入すると Ｗ−（Ｔ＋　Ｔ＊”　＝　Ｔｗａ＊＋　）Ｘ　（ＶＶ＋
　’　Ｗｌ　’　−ｗ＠、　］　’＝ΣＴ　Ｆ　Ｘ　Ｗ
　ｌハ　　　　　　　　００１６００２００１１０１１
．（５）ｍｌ が得られる。すなわち、本発明はＴｋマトリックス、Ｗ
ｔｌ−それぞれｍ、＋１分割したものに対してＴ＋　Ｘ
ＷＩ”という演Ｊｌを実行し、この結果を加算すること
によってＴ’Ｘ内ｔという演算を行なうものである。

この分割されたＴｒとＷαとのλＮは第１図に示したよ
うなＲＯＡ４１で実行するとすれば、る。すなわち、）
ｔ（ＪＭの入力としてはｎ −＋　ｔａｇ、　ｐ　　ビットが必要となる。一方、第
ｎｌ十１ １図に示した構成ではＲ（ＪＭｌの入力にｎ＋ｔｏｇ、
ｐビット必要でちり、本発明による分割によりＲＯＭの
入力アドレスｆｎ−□ビット減少させるこｍ＋１ とが可能となる。いま、ＲＯＭの入力を−＋ｔｏｇ、ｐ
ビットと改定すると本発明によｍ＋す る１４成ではＲ（ＪＭの１固績はｍ＋１＋Ｉ！Ａでよい
。−万、第１図に示す構成ではＲＯＭ１の１固数は２″
−−テ悶のものが必要になる。例えばｎ＝ｌ・０．ｍ＝
４とすれば、本発明では５１固、第１図に示す従来方式
では２’＝２５６詞となり１本発明の演算回路ではＲＯ
Ｍの間数も大幅に減少することが可能になる。すなわち
、本発明によ＃）”＋ｐの大きな１直に対しても簡単な
回路で？ＩＩＩ成が可能でちる。

また、本発明ではＲＯＭにおいて’ｐ１　ｘｗｌ”とい
う演算を行なうためＦＬＯＭの読み出しは１タイムスロ
ツトに１回でよい、したがって第２図の方式に比べ動作
速度はｎ倍向上でき、高速演算も可能になる。

すなわち、本発明による演算によれば、回路構成が簡単
、かつ高速演算が町＝ｅな演算回路が実現できる。

以Ｆ１本発明を実施例ｔ−参照して詳細に説明する。

第３図は本発明による演算回路の一実Ｉｓ例の構成を示
す図である。本実施列においては、Ｗ′！ｉ−２分割し
、又、ｎ＝６とする。入力端子１１より直列に入った６
ビツトの２元符号Ｗは直並列変換回路１３において、６
ビツトのＷのうち、Ｗ、。

ｗ、　、　ｗ、はＲＯＭ１４、ｗ４．　ｗ、　、　ｗ・
はＲＯＭ１５にそれぞれ並列にアドレス信号の一部とし
て加えられる。またＴマトリックスのべき乗を示すｋも
入力端子１２を介して、アドレス信号の一部として各Ｒ
ＯＭ１４．１５に共通に加えられる。いま、Ｔｋのマト
リックスを とすｎばｋが既ｍｌであればａ目（ｋ）の値は一意的に
ｌ＼へ 定まる。そしてＲ（ＪＭｌ４の出力ＷＩＩ　＊　Ｗｌ！
・・・・・・△ Ｗｌ、は へ　　− Ｗ１＝　Σ”１ｊＷＪ　　（’　＝１＋　　２＋　・・
・ｂ　）１・！ となるような頃が記録されている。一方、ＦＬＯＭ１５
においては、出力ｗ、、　、　ｗ！ｌ、・・・・・・Ｗ
！６はそれぞれ へ− Ｗ１１＝　　Σａ＋３Ｗ１　（’＝１ｅ２＋”’６）１
鴫番 を出力とする１直が記録されている。そして、加算が ＷＩ＝Ｗ、−＋ＷＩＩ　（１＝１１・・・６）となるよ
うな加算が行なわれる。この刀ａｄ回路は排他的論理和
回路で実現できる。そして、加算回路１６の出力１７に
Ｔ’ＸＷ″の〆鼻結果が得られる。

第４図は本発明による演算回路の他の実施例の構成を示
す。この実施例では、分割を更に、−かくした場合のＩ
Ｉ４成でｎが大きい場合に荷ｙｃ有幼なものでおる。な
お、この実施例でもｎ＝６とする。

入力端子１１より直列に入った６ビツトの２元符号は直
並列変換回路１３において潜られる６ビツトのＷｌのう
ち、ｗ、、ｗ、、ｗ、は几ＵＭ１８゜１９、Ｗ、　、　
Ｗ、　、　ｗ、はＲ（ＪＭ２０，２１の入力となる。つ
ぎに、ＲＯＭ１８の出力”ＩＩ　＋　ｗ、！１町、は ｗ、１＝　　Σ　ａｕＷ　Ｊ　　（鳳　＝　　１　　、
　　・　　３　　）−１ で与えられる。また、ＲＯＭ１９の出力可、。

Ｗ冨！膠Ｗ！ｍは へ　　　− Ｗ、ｌ　＝Σ”ＩＪ　ＷＪ　（’　＝　１　＋　・”　
３　）−４ で与えられる。そして、加算回路２２において、出力Ｗ
、、Ｗ、、ｗ、はそれぞれ ｗ、＝Ｗ、１＋Ｗ、１　（１＝ｌ、・・・３）で与えら
れる。−万、ｆＬＯＭ２０においては、出△△へ 刀も、　、　ｗ、、　、　ｗ、＠は Ｗｌ　、　＝　　Σ　ａｌ　　ＨＶｌ　１　　（１＝　
４　　、　　　、、、　５　　）ｓｌ で与えらｎｌまた、ＲＯＡ４２１におｈては、出力Ｗ２
４ＩＷ富＠　＊　”１ｍは Ｗ１１＝：ΣａＩＪＷｒ　　（ｊ＝４．−６）−４ で与えらｎる。そして、〃ｌｌＩ４回路２３の出力Ｗ４
１ｗ、　、　ｗ−は ｗ　　１　　：Ｗ、ｌ　　＋ｗ　ｆｆｉ、　　（鳳　＝
　４　、　・・・　６　）で与えらｎる。

すなわち、第４図の実施例はＴマトリックスを縦、債の
内方向に分割して演算全実行し、結果を加算することで
ＴｋＸＷｔ’に得る画成である。

以上課明したごとく、木兄ＣＪＡによｎば簡単な構成で
行列とベクトルとの積置Ｘｔ少ないｆ’ＬＯＭで測速に
実行する回路が実現される。

【図面の簡単な説明】

第１図、第２図は従来の〆算回路の信奴を示す図、第３
図、第４図は本発明による演算回路の実施Ｖすの４戚を
示す図である。 １．５．１４，１５．１８，１９，２０．２１・・・Ｒ
ＯＭ、２・・・２元符号入力、３・・・べき乗ｋｔ４す
入力１ｇ号、４．１７，２４．２５・・・、ｌＬ算結釆
出力毎号、６・・・演４回路、７，９．１３・・・直並
列変換則Ｒ１％　１１・・・２元符号入力４子、１２・
・・べき乗ｋを處す入力信号、１６，２２．２３・・・
加算回路。 代理人　升埋士　１番田利幸 ′ｆｉＩ　　図 箭　２　図 １３図 第　４　図 ＋Ｚ

Claims (1)

【特許請求の範囲】
1. １、ベクトルと２元符号の横を得るＲＯＭを用い九演算
   回路が、上記２元符号を榎叔個に分割して部分行列を作
   る回路と、ベクトルのべき乗信号入力部と、上記部分行
   列とべき乗旧号とをアドレスとし上記部分行列と上記ベ
   クトルを分割した部分ベクトルの積を記録したＩＪ故詞
   のＲＯＭと、上記仮数１固のｆＬＯＭから読出された結
   果を加算する加算回路とを具備して＋１＃成されたこと
   ｆｔ＃倣とする演算回路。