JPS5840647Y2 - パワ−リミッタ回路 - Google Patents

Description

【考案の詳細な説明】 本考案はトランジスタパワ増巾器の負荷抵抗値により電
源電圧を制御してトランジスタパワー増巾器の出力を所
定範囲内に制限するパワーリミッタ回路に関する。

従来、Ｂ級動作のトランジスタパワー増巾器では負荷イ
ンピーダンスの値によってその出力が異なる。

現在一般に使用されているスピーカはそのインピーダン
スが８ｇと４８とが主流である。

このためトランジスタパワー増巾器の出力は８ｇのスピ
ーカを負荷とした場合と、４ｇのスピーカを負荷とした
場合とでは大きな差異がある。

トランジスタ増巾器の熱設計を有利とするため負荷イン
ピーダンスを検出することにより電源変圧器のタップを
切替えるパワーリミッタ回路が知られている。

本考案はトランジスタの損失がより減少し、電源変圧器
の容量を小さくできるパワーリミッタ回路を提供するこ
とを目的とする。

この目的は本考案によれば、二次巻線に低減電圧タップ
を有する電源変圧器と、前記低減電圧タップ間電圧を整
流する第１の整流回路と、前記電源変圧器の全巻線間電
圧を整流する第２の整流回路と、増巾器の負荷インピー
ダンスを一辺に含み前記負荷インピーダンス値を検出す
るブリッヂ回路と、前記ブリッヂ回路の出力により作動
し、前記増巾器の電源電圧の変動を検出し、がっ前記第
１および第２の整流回路の出力電圧を切替えそれぞれを
一定値に制御する制御回路とを備え、負荷インピーダン
スの値により前記第１のおよび第２の整流回路を切替え
増巾器への電源電圧を制御して増巾器の出力を所定範囲
内に規制することにより遠戚される。

つぎに本考案の一実施例を図面にもとづいて説明する。

第１図は本考案のブロック図を示す。

図において、１はたとえばシングルエンデッドプッシュ
プル増巾器などのトランジスタ増巾器であり、２はトラ
ンジスタ増巾器１の負荷インピーダンスである。

前記負荷インピーダンス２の大小を検出する検出回路３
か斗うンジスタ増巾器１に接続され、検出回路３の出力
は制御回路４および５を制御するように接続されている
。

一方電源変圧器６はその二次側の中点を接地し、かつそ
の全巻線電圧より低い低減タップ７および８を有し、電
源変圧器６のタップ７および８に第１のブリッヂ整流回
路９の交流側を接続し、電源変圧器６の全巻線端に第２
のブリッヂ整流回路１０の交流側を接続する。

前記第１のブリッヂ整流回路９の直流プラス側端子を、
前記第２のブリッヂ整流回路１０の直流プラス側端子を
それぞれ制御回路４の入力端子ＡおよびＢにそれぞれ接
続する。

一方、第１のブリッヂ整流回路９および第２のブリッヂ
整流回路１０の直流マイナス側端子を、制御回路５の入
力端子りおよびＥにそれぞれ接続する。

制御回路４および５の出力端子ＣおよびＦは平滑コンテ
゛ンサＣ１およびＣ２の一方の電極に、および増巾器１
の電源として供給するように接続する。

平滑コンデンサＣ１およびＣ２の他方の電極は接地する
。

つぎに第１図のブロック図についてその動作を説明する
。

増巾器１の負荷インピーダンス２を、検出回路３により
検出し、負荷インピーダンスが低い場合インピーダンス
検出回路３の出力により制御回路４および５のトランジ
スタを制御し、ブリッジ整流回路９の直流出力をトラン
ジスタ増巾器１への電源として供給する。

また負荷インピーダンスが大きい場合検出回路３により
制御回路４および５のトランジスタを制御し、ブリッヂ
整流回路９からブリッヂ整流回路１０に切替え、ブリッ
ヂ整流回路１０の直流出力をトランジスタ増巾器１への
電源として供給する。

この場合、それぞれのブリッヂ整流回路９および１０の
出力電圧の変化を抑えるよう作動する回路をも備えてお
り、それぞれの前記出力電圧を一定に制御するように作
動する。

第２図は負荷インピーダンスの検出回路３の回路図を示
す。

トランジスタ増巾器１の出力トランジスタＱ１およびＱ
２はシングルエンテ゛ツド、プッシュプル増巾器の出力
トランジスタで゛ある。

トランジスタＱ１のエミッタ抵抗１１．負荷インピーダ
ンス２．トランジスタＱ１のエミッタに接続した抵抗１
２と抵抗１３との直列回路でブリッヂ回路を構成する。

抵抗１２と抵抗１３は前記ブリッヂ回路の比例辺を構成
する。

また抵抗１２と１３との直列回路はコンデンサ１４によ
りシャフトし、負荷インピーダンス２に印加される電圧
の位相のずれの影響をなくしている。

抵抗１３と抵抗１２との接続点Ｇの反対側の一端はツェ
ナダイオードＤ７□の陰極に接続し、ツェナダイオード
Ｄ２□の陽極はダイオードＤ１の陽極に接続し、ツェナ
ダイオードＤＺＩとダイオードＤ１とを逆接続し、ダイ
オードＤ１の陰極は抵抗１５を通して接地する。

前記ブリッヂ回路を構成するエミッタ抵抗１１と負荷イ
ンピーダンス２との接続点Ｈと接続点Ｇとの間にトラン
ジスタＱ３のエミッタとベースをそれぞれ接続して、負
荷インピーダンスの値を検出する。

トランジスタＱ３のコレクタはコレクタ抵抗を形成する
抵抗１６と１７の直列回路を通してトランジスタＱ１の
ベースに接続する。

抵抗１７はコンテ゛ンサ１８にてバイパスされる。

一方、トランジスタＱ４ベースおよびエミッタは抵抗１
７に印加される電圧が印加されるように接続し、コレク
タは順方向に接続したダイオードＤ２を通して制御回路
４に入力する。

いま負荷インピーダンスとして８Ωのスピーカを接続し
た場合、エミッタ抵抗１１，８．！Ｑのスピーカ、抵抗
１２および抵抗１３により構成されるブリッヂ回路が平
衡するように、抵抗１２および１３が選択されており、
トランジスタＱ３およびＱ４は非導通状態となりダイオ
ードＤ２を通して制御回路４へは出力されない。

つぎに負荷インピーダンスとして４Ｑのスピーカを接続
した場合、Ｈ，Ｇ間に発生する不平衡電圧によりトラン
ジスタＱ３は導通状態となり、同時にトランジスタＱ４
も導通状態となる。

このため制御回路４へ出力かで゛る。

第３図は制御回路４の回路図を示す。

インピーダンス検出回路３の出力は抵抗１９の一端に導
入されるように接続し、抵抗１９の他端はコンデンサ２
０を通して接地するとともに、順方向に接続したダイオ
ードＤ３とトランジスタＱ５のベース抵抗２２との直列
回路を通してエミッタ接地されたトランジスタＱ５のベ
ースに接続する。

ダイオードＤ３の陰極は抵抗２１を通して十Ｂ電圧にバ
イアスされる。

トランジスタＱ５のベースはベースバイアス抵抗２２を
通して、そのコレクタはコレクタ抵抗２４を通して−Ｂ
電源にそれぞれ接続され、そのエミッタは接地されてい
る。

またトランジスタＱ５のコレクタ電位は抵抗２９を通し
て制御回路５のトランジスタＱＩＯ’に入力されるよう
接続するとともに、抵抗２５ 、２６および２７の直列
回路を通して接地される。

トランジスタＱ６のベース・エミッタ間には抵抗２６に
印加される電圧が加わるよう接続するとともに、そのエ
ミッタは抵抗２８を通して十Ｂ電圧が印加されるように
接続する。

またトランジスタＱ６のコレクタ出力は抵抗３１を通し
てエミッタ接地されたトランジスタＱＩＯのベースに入
力される。

一方、ブリッヂ整流回路１０の直流プラス側端子に接続
される端子Ｂは抵抗３０および逆方向に接続されたツェ
ナーダイオードＤ２□を通して、トランジスタＱＩＯの
コレクタに接続し、トランジスタＱＩＯのエミッタは接
地する。

また端子Ｂには３段ダーリントン接続したトランジスタ
Ｑ７．Ｑ８およびＱ９のトランジスタＱ７のコレクタに
接続し、トランジスタＱ７のエミッタは出力端子Ｃおよ
び゛ブリッヂ整流回路９の直流プラス端子が接続される
入力端子Ａに接続する。

また端子ＡはトランジスタＱ９のエミッタに接続する。

またトランジスタＱ９のベースはツェナーダイオードＤ
２□の陰極に接続する。

一方トランジスタＱｌｌのエミッタは出力端子Ｃに、そ
のベースは抵抗３２を通して逆方向に接続されたツェナ
ーダイオードＤＺ３に接続し、ツェナーダイオードＤＺ
３の陽極は接地する。

またトランジスタＱ１□のコレクタはコレクタ抵抗３２
を通してトランジスタＱｌｌのベースに接続する。

第４図は制御回路５の回路図を示し、制御回路５は第３
図の一点鎖線で示した電圧調整部３４の回路の各トラン
ジスタを相互にＮＰＮ型とＰＮＰ型とを入れ替えたトラ
ンジスタからなる相補回路およびダイオード、ツェナー
ダイオードの極性を逆にした回路で構成する。

制御回路４を含む本考案の一実施例の動作は次のようで
ある。

インピーダンス検出回路３により負荷インピーダンスの
値を検出する。

たとえ、ば負荷インピーダンスが４Ωスピーカである場
合、プラスの検出信号が抵抗１９に印加されコンデンサ
２０を充電する。

この充電により今まで導通状態であったトランジスタＱ
５を遮断状態にし、コンテ゛ンサ２０、抵抗２１．２２
、および２３．により決定される時定数で遮断状態を維
持する。

この結果トランジスタＱ５のコレクタは−Ｂｔ位となり
、抵抗２６によって電圧降下が発生しトランジスタＱ６
はオン状態となる。

トランジスタＱ６がオン状態になればトランジスタＱＩ
Ｏはオン状態となり、トランジスタＱ９のベース電位は
ツェナーダイオードＤ２□のツェナー電圧に保持される
。

此の状態で出力端子Ｃすなわち入力端子Ａがこのツェナ
ーダイオードＤＺ２のツェナー電圧より高い場合には、
スイッチング用トランジスタＱ７は逆にバイアスされ完
全に遮断状態となる。

その結果負荷電流はブリッヂ整流回路９から入力端子Ａ
を通して電源変圧器１のタップ７から供給される。

しかし電流が多く流れ出力端子Ｃの電位がツェナーダイ
オードＤ２゜のツェナー電圧より低くなると、スイツチ
ングトランジスダＱ７〜Ｑ９は出力端子Ｃの電位の低下
に応じて導通角度を制御されブリッヂ整流回路１０を通
して電源変圧器１の全巻線間電圧より電流を流し、同時
に出力端子Ｃの電位を一定すなわちツェナーダイオード
Ｄ２□のツェナー電圧に保つように動作する。

もしインピーダンス検出部３が負荷インピーダンス８Ｑ
を検出したときは、検出部３は出力を発生せず、トラン
ジスタＱ５は導通状態であり、トランジスタＱ６は遮断
状態となり、トランジスタＱＩＯはトランジスタＱ６に
より駆動されず、スイッチング用トランジスタＱ７〜Ｑ
、は検出回路３により制御されることはない。

トランジスタＱ７〜Ｑ９はトランジスタＱ１□およびＱ
ＩＯにより制御される。

すなわち、出力端子Ｃの電圧がツェナーダイオードＤＺ
３のツェナーダイオードのツェナー電圧より高い場合は
、トランジスタＱｌｌは導通状態となり、トランジスタ
ＱＩＯも導通状態となり、トランジスタＱ７〜Ｑ９の導
通角を制御する。

この場合ツェナダイオードＤＺ２のツェナー電圧はツェ
ナーダイオードＤＺ３のツェナー電圧より低く設定され
ている。

またこの場合入力端子Ｂが出力端子ＣにトランジスタＱ
７〜Ｑ９のエミッタ・コレクタ間を通して接続され、ブ
リッジ整流回路１０の出力電圧はツェナーダイオードＤ
Ｚ３のツェナー電圧に制御されツェナーダイオードＤｚ
ａのツェナー電圧に保つように動作する。

また出力端子Ｃの電圧がツェナーダイオードＤＺ３のツ
ェナー電圧より低下した場合には、トランジスタＱ７〜
Ｑ９は常に飽和領域にバイナスされ、入力端子Ｂの電圧
が出力端子Ｃに現われる・ 第５図は以上の動作を図的に表示した特性曲線である。

第５図において横軸は直流出力電流ＩＤＣを、縦軸は直
流出力電圧ＶＤＣを示す。

曲線Ｍ′は電源変圧器６の全巻線電圧を用いたときの直
流出力電圧と直流出力電流の関係を、曲線Ｎ′は電源変
圧器６のタップ電圧を用いたときの直流出力電圧と直流
出力電流の関係を示したものである。

また曲線Ｍはインピーダンス検出回路３が出力を発生し
ていないときの直流出力電圧と直流出力電流の特性曲線
を示し■１は８Ｑスピーカが負荷インピーダンスとして
接続されたときの直流出力電流値を示し、■２は４ｇス
ピーカが負荷インピーダンスとして接続されたときの直
流出力電流値を示す。

曲線Ｎはインピーダンス検出回路３が出力を発生したと
きの直流出力電圧と直流出力電流の特性曲線を示してい
る。

図において００１間はツェナーダイオードＤｚ３のツェ
ナー電圧に直流出力電圧が制御された状態を、Ｍｌ、Ｍ
Ｎ間は電源変圧器６の全巻線電圧を用いたときの直流出
力電圧がそのまま出力された状態を、ＯＨ２間は電源変
圧器６のタップ電圧を用いたときの直流出力電圧が出力
された状態を、Ｎ１．ＭＮ間はツェナーダイオードＤＺ
２のツェナー電圧に直流出力電圧が制御された状態を示
している。

また、トランジスタＱ７〜Ｑ９はその制御時は結果的に
位相制御されているように作動している。

制御回路５も制御回路４のトランジスタＱ５の出力をう
けて制御回路４の電圧調整部３４と同様な作動をする。

以上説明した如く本考案によれば、負荷インピーダンス
の大小を検出し、電源変圧器の電圧を切替えて、過大出
力を制限するとともに、それぞれの負荷インピーダンス
値の場合の電源電圧の変動を少くなくすることができ、
このため増巾器のトランジスタの損失を従来のパワーリ
ミッタ回路より減少させることができる。

また、電源変圧器のタップを有効に切替えているため、
電源変圧器の容量も少なくてすむ。

また、電源電圧の変動が少ないため、パワートランジス
タ、電源コンデンサの耐圧も少なくできる効果がある。

【図面の簡単な説明】

第１図は本考案の一実施例のブロック図。 第２図は負荷インピーダンス検出回路の回路図。 第３図および第４図は制御回路の回路図。 第５図は本考案の一実施例の出力電圧対出力電流の特性
曲線。 １；トランジスタ増巾器、２；負荷インピーダンス、３
；インピーダンス検出回路、４および５；制御回路、６
；電源変圧器、７および８；電源変圧器のタップ、９お
よび１０；ブリッヂ整流回路、Ｑ１〜ＱｌｌおよびＱ７
′〜Ｑｌｌ’： ）ランジスタ、Ｄ１〜Ｄ３；ダイオー
ド、ＤＺＩ〜Ｄ２３；ツェナーダイオード。

Claims (1)

【実用新案登録請求の範囲】
1. 二次巻線に低減電圧タップを有する電源変圧器と、前記
   低減電圧タップ間電圧を整流する第１の整流回路と、前
   記電源変圧器の全巻線間電圧を整流する第２の整流回路
   と、増巾器の負荷インピーダンス値を一辺に含み前記負
   荷インピーダンス値を検出するブリッヂ回路と、前記ブ
   リッヂ回路の出力により作動する制御回路とを備え、前
   記制御回路は、前記第２の整流回路と出力端子との間に
   介装されたトランジスタと、前記トランジスタへ基準電
   位を与える第１および第２のツェナーダイオードとを含
   み、軽負荷時は、前記第２の整流回路に切替えると共に
   前記第２の整流回路の電位が前記第１のツェナーダイオ
   ードによる基準電位より低くなる（Ｎ１点）まで前記ト
   ランジスタを制御して、前記出力端子の電位を定電圧と
   なし、重負荷時は前記第１の整流回路に切替えると共に
   、前記第１の整流回路の電位が前記第２のツェナーダイ
   オードによる基準電圧より低くなる（Ｎ１点）と前記ト
   ランジスタを制御して以後、前記出力端子の電位を定電
   圧として増巾器の出力を所定範囲内に規制することを特
   徴とするパワーリミッタ回路。