JPS5839417B2 - ホウソウジユシンキドウチヨウソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は、テレビジョンチャンネル選択技術に関し、さ
らに詳しくは、テレビジョンチャンネルを選択し且つ選
択チャンネルを表示する固体装置に関するものである。

テレビジョンセットにおいてチャンネルを選択するため
に現在利用されている慣用の機械的ロータリースイッチ
式同調装置では、通常問題が生ずることはよく知られて
いる。

例えば、かような機械的なロータリースイッチは、スイ
ッチ接点の固有の不信頼性のために機械的破損や性能劣
化を受ける。

その上、かかる機械的ロータリースイッチは、不所望の
チャンネルを介して順次移動することなくして所望のチ
ャンネルを直接選択すること、すなわち並列的なチャン
ネルアクセスをなしえないものである。

さらに、かかる機械的ロータリースイッチは、かさばっ
ており且つ高価である。

これまでのところ、電子回路を利用することによって機
械的ロータリースイッチに関連した問題点を解決するこ
とが提案されている。

しかしながら、このような以前に開発された電子式チャ
ンネル選択装置は、いろいろな異なる型式のテレビジョ
ンセットや応用に対して広範囲な利用を可能にするほど
十分融通のきくものではなかった。

例えば、以前に開発されたある装置は、チャンネル同調
を行うために極端に均一な同調用パラクタダイオードを
必要とし、それによって、バラクタダイオード間の通常
のばらつきに対する不十分な公差を許容している。

以前に開発され他の装置は、各種型式のチャンネルアク
セスもしくはチャンネル表示の選択を可能にするほど十
分にモジュール化しうるものではなかった。

その上、以前に開発された電子式チャンネル選択装置は
、製作するのに十分経済的ではなく、しかも不経済な印
刷回路基板又はその他の不経済な製造技術もしくは構造
を必要とする。

例えば、ある先行技術による装置は、同調されるべき各
チャンネル毎に高価なポテンショメータを必要とする。

加うるに、以前に開発された電子式テレビジョン同調装
置は、テレビジョンチューナが■ＨＦ及びＵＨＦの双方
の局に対する両立しうる同調能力及び同調品質を提供す
べきことを要求する最近の法令による要請を満足に充足
していない。

詳しくいうと、かかる従来の同調装置は、選ばれたグル
ープの正確なＵＨＦチャンネルを選択し且つ表示するこ
とができず、しかも該装置は、選択ＵＨＦチャンネルを
容易に変更するための手段すら具備していないのである
。

本発明の目的は、テレビジョンを所定のテレビジョンチ
ャンネルに正確に且つ迅速に同調する放送受信同調装置
を提供することである。

本発明の実施例によると、所定のテレビジョンチャンネ
ルにそれぞれ対応するスイッチのアレイをそなえたテレ
ビジョンセットを同調するための固体装置が提供される
。

アドレス発生器は、スイッチの作動に応答してそれぞれ
スイッチの１つに対応する多ビツトデジタルアドレスワ
ードを発生する。

ディスプレイは、デジタルアドレスワードに応答して現
にどのテレビジョンチャンネルが選択されているかを可
視表示する。

同調メモリは、デジタル同調ワードを記憶するとともに
アドレスワードに応じて同調ワードを出力するランダム
アクセスメモリをそなえている。

回路が、同調ワードをアナログ信号に変換し、所望のテ
レビジョンチャンネルを選択するためにバラクタダイオ
ードを制御する。

本発明の実施例の他の側面によると、テレビジョン同調
装置は、所望のテレビジョンチャンネルを選択するため
にスイッチのマトリクスアレイをそなえている。

アドレス発生器は、選択チャンネルに対応する唯一のバ
イナリアドレスを発生する。

同調メモリは、複数のデジタル同調ワードを記憶し、各
唯−のバイナリアドレスに応じて１つのデジタル同調ワ
ードを出力する。

テ゛シタルーアナログ変換器は、バイナリ同調ワードを
、チャンネル同調を行うためのアナログ信号に変換する
。

回路が唯一のバイナリアドレスに応答して３つの帯域選
択信号のうちの１つを発生する。

ダイオード式チューナがアナログ信号及び帯域選択信号
に応答しテ所望のテレビジョンチャンネルを自動的に同
調する。

本発明の実施例のさらに他の側面によると、順次アクセ
ス式テレビジョンチャンネル同調装置は、アップ走査及
びダウン、走査の指示を発生するためのスイッチをそな
えている。

アソプグウンカウンタが、スイッチに応答してクロック
信号を計数し、バイナリアドレス信号を発生する。

メモリがアドレス信号に応答して唯一のデジタル同調ワ
ードを発生する。

回路は、同調ワードに応答して所望のテレビジョンチャ
ンネルへの同調を行う。

本発明の実施例のさらに他の側面によると、テレビジョ
ンチャンネル同調装置が、所望のテレビジョンチャンネ
ルを選択するよう動作しうるスイッチのマトリクスアレ
イをそなえている。

アドレス発生器は、選択チャンネルに対応する唯一のバ
イナリアドレスを発生する。

メモリは、それぞれ異なるテレビジョンチャンネルを示
す複数のデジタル同調ワードを記憶する。

変換器が、同調ワードをアナログ同調レベルに変換する
。

回路は、メモリ内に記憶されたデジタル同調ワードを選
択的に変化させるように動作する。

回路はまた、装置の順次アクセス同調動作中に、デジタ
ルアドレスの選択されたあるものをスキップさせる（飛
越させる）ように動作する。

本発明の実施例のさらに他の側面によると、順次アクセ
ス及び並列アクセス組合せ式のテレビジョンチャンネル
同調装置が、各々テレビジョンチャンネルの並列選択を
行うように動作しうるチャンネル選択スイッチのマトリ
クスアレイをそなえている。

アップ及びダウンチャンネル選択スイッチは、テレビジ
ョンチャンネルの順次選択を行うように動作しうるもの
で、マトリクスアレイの端子に接続される。

回路がマトリクスアレイスイッチに応答して選択テレビ
ジョンチャンネルに対応する唯一のバイナリアドレス信
号を発生する。

マトリクスアレイに接続された回路が、アップ及びダウ
ンスイッチに応答して順次のテレビジョンチャンネルに
対応する順次のバイナリアドレス信号を発生する。

同調回路は、バイナリアドレス信号に応答して選択テン
ビジョンチャンネルの同調を行う。

本発明並びにその目的及び利点を一層完全に理解しうる
ようにするため、以下添付図面を参照して本発明の実施
例を詳述する。

図面において、第１〜６図は、本発明により提供される
、テレビジョンセットのための各種の同調制御部の特徴
を例示するものである。

第１図を参照するに、テレビジョン、セット１０は、慣
用のテレビジョン画面１２及び制御パネル１４をそなえ
ている。

画像及び音制御部１６は、音量、画像の輝度、コントラ
スト、色合い、及び色飽和度を制御するための可変制御
器を含む。

マイクロホン１８は、遠隔制御ユニットからの超音波指
令を受信するものである。

１組の１２個のブツシュボタン式もしくは感触式のスイ
ッチ２０は、ＶＨＦテレビジョン局の選択を可能にする
ため設けられている。

１組の４個のブツシュボタン式もしくは感触式のスイッ
チ２２は、ＵＨＦテレビジョンチャンネルの選択を可能
にするため設けられている。

スイッチ２０は、ＶＨＦの第２〜１３チヤンネルのうち
の任意の１つを選択するために選択的に押圧しうるもの
である。

番号２〜１３は、ブツシュボタンスイッチ２０に永久的
に固定されてもよいし、別のやり方としては、印をもつ
タブをスイッチ２０に対し選択的に着脱自在に設けても
よい。

スイッチ２０が押圧されると、選択されたスイッチ及び
対応する印が照明され、操作員は、所望のチャンネルが
視聴のために選択されたことを知ることができる。

スイッチ２２も又、番号をもった取外し自在のタブをそ
なえることができ、それによって後述するような方法で
ＶＨＦ及びＵＨＦテレビジョンチャンネルの任意の選択
グループが選択されうるようになる。

例示した実施例においては、スイッチ２２を押圧するこ
とにより４つのＵＨＦテレビジョン局を選択しうる。

スイッチ２２のうちの１つを押圧すると、選択されたス
イッチ及び対応する印が照明される。

例示した実施例では４つのＵＨＦチャンネルが選択に供
されているが、後述の本発明の他の実施例では、より多
くのもしくはより少ないＵＨＦチャンネルを選択する能
力が与えられうる。

後述するように、テレビジョンセット１０が最初に同調
されるとき、所望のＶＨＦ及びＵＨＦチャンネルが装置
内ヘセットされ、所望のチャンネル印をもったタブがブ
ツシュボタンスイッチ２０及び２２内へ挿入される。

望むならば、選択されたＶＨＦ及びＵＨＦチャンネルは
いつでも選択的に変更しうる。

遠隔制御同調ユニット２４は、今述べた同調装置で用い
るために設けられ、オンオフボタン２６をそなえている
。

アップボタン２８は、テレビジョンセット１０の同調装
置をあるチャンネルから高い方のチャンネルへ動かすこ
とにより順次に選択を行うために押圧されるように設け
られている。

ダウンボタン３０は、テレビジョンセットの同調をある
チャンネルから低い方のチャンネルへ動かすことにより
セット１０のテレビジョンチャンネルを順次に自動的に
選択させるために押圧されるように設けられている。

気付かれるように、ブツシュボタンスイッチ２０及び２
２の任意のものが選択的に押圧されうるのであって、テ
レビジョンセット１０は所望のチャンネルに自動的に同
調するのである。

この型式の選択は、並列アクセス又は並列選択と名付け
られる。

遠隔制御ユニット２４により与えられる直列型式のチャ
ンネル選択は、順次チャンネル選択と名付けられる。

遠隔制御ユニット２４によるチャンネルの並列選択を可
能にするため該ユニット上にスイッチボタンのアレイを
設けうることが理解される。

遠隔制御ユニット２４は、よく知られた各種の技術のう
ちの任意のものによって、例えば、チャンネル選択を可
能にするためテレビジョンセット１０内にある同調回路
により検知される音響信号を発生することによって作動
される。

アップ電圧プログラミングブツシュボタンスイッチ３２
及びダウン電圧プログラミングブツシュボタンスイッチ
３４は、スイッチ２０及び２２の作動により選択される
ことがあるＶＨＦ及びＵＨＦチャンネルの最初の同調を
可能にするためテレビジョンセット１０上に、例えば取
外し自在なパネルの後方などに設けられる。

所望のチャンネルを選択すべく最初に装置をプログラム
するため、操作員はまず、チャンネルスキップ回路及び
ＡＦＣ回路（これらについては後述する。

）を付勢から解き、ついで第２チヤンネルに対応する最
初のＶＨＦスイッチ２０を押す。

両方の電圧プログラミングスイッチ３２及び３４がさら
に、装置をクリアするためにわずかの時間だけ押される
。

それから、スイッチ３２は、第２チヤンネルが画面１２
上に現われるまで押圧される。

同調達成までにスイッチ３２及び３４のいずれかが、プ
リセット期間、例えは８秒よりも長く押圧されると、装
置は高速同調モードに切換わる。

画面１２上に画像が現われるとき、スイッチ３２が釈放
され、且つ再びスイッチ３２又は３４が押圧されると、
装置は低速同調モードに復帰する。

そこで、スイッチ３２及び３４は、画面１２上の番組を
微同調するために「ポンと押され」でもよい。

第２チヤンネルが同調されると、次のスイッチ２０が押
圧され、ＶＨＦの第３チヤンネルを選択するために同様
なシーケンスが実行される。

全ＶＨＦチャンネルがプログラムされたときは、４つの
選択ＵＨＦチャンネルが同様にしてプログラムされ、選
択ＵＨＦチャンネルに対応する印をもつタブがスイッチ
２２に付加される。

所望により、もつとわずかのＶＨＦチャンネル及びもつ
と多くのＵＨＦチャンネルが装置中へプログラムされて
もよい。

一旦すべてのスイッチ２０及び２２がプログラムされる
と、スキップ回路が再び付勢され、そしてスイッチ２０
又は２２の１つを押圧し又は操作することのみが必要に
なり、セット１０は所望のチャンネルに自動的に同調し
且つ操作されたスイッチは照明される。

第２図は、第１図に示したテレビジョン同調装置の変形
例を示すもので、同様な符号が、先に述べたと同様な且
つ対応する部分に対して用いられている。

この実施例では、セット１０の正面パネル上にはテレビ
ジョンチャンネルの並列アクセスが与えられておらず、
２０チヤンネルに対する直列的な、すなわち順次のチャ
ンネルアクセスのみが与えられている。

１２個のランプ３６は、それぞれ２〜１３の印をそなえ
ており、点灯したとき所望のＶＨＦテレビジョンチャン
ネルを指示するようになっている。

第２の組のランプ３８は、８つの選択ＵＨＦチャンネル
を指示するために設けられている。

ランプ３６上に形成された印は固定されており、一方、
ランプ３８のための印は、取外して所望のものと交換で
きるようになっている選択され且つランプ３８により照
明されつる特定のＵＨＦチャンネルは、操作員が前述の
ようにしてアップ電圧プログラミングボタン４０及びダ
ウン電圧プログラミングボタン４２を操作することによ
り選定される。

アンプチャンネル移動ボタン４４及びダウンチャンネル
移動ボタン４６は、ランプ３６及び３８を順次に点灯さ
せるために操作員により選択的に押圧されうる。

所望のチャンネルに対応するランプが点灯されるとき、
ボタン４４又は４６が釈放され、セット１０は所望の照
明されたチャンネルに同調される。

順次チャンネルアクセスが、第１図に示したものに類似
した遠隔制御ユニットによって第２図に示す装置でも利
用できることは明らかである。

さらに所望により、所要数のブツシュボタン式選択スイ
ッチを有する遠隔制御ユニットによって並列アクセスを
行うようにしてもよい。

気付かれるように、ランプ３６及び３８に関連するチャ
ンネルの初期プログラミングは、電圧プログラミングボ
タン４０及び４２の動作により前述の如き方法で実行さ
れる。

ある種の場合においては、順次アクセス動作中にいくつ
かのチャンネルをスキップするのが望ましいことがある
。

チャンネルをスキップするためには、スキップ不能スイ
ッチを開放し、チャンネル選択を行う。

ボタン４０及び４２の双方はついで、わずかの期間中同
時に押圧され、それからスキップ不能スイッチが閉成さ
れる。

これにつづく同調装置の動作により当該チャンネルのス
キッピングが行われ、したがってスキップされたチャン
ネルに対応するランプ３６及び３８は点灯されない。

このようにして、不所望のチャンネルは、有効なチャン
ネルをさがす場合には同調されることがない。

第３図は、本発明によるテレビジョンチャンチル選択装
置の第３の実施例を例示しており、この装置は、各々適
当なチャンネル印を有する１２個のブツシュボタンスイ
ッチ５０によってＶＨＦチャンネルの選択を可能にする
ものである。

１２個のランプもしくは発光ダイオードＬＥＤ５２はス
イッチ５０に隣接して配置され、関連スイッチ５０の押
圧により点灯される。

ＵＨＦチャンネルの選択を行うには、８つのブツシュボ
タンスイッチ５４が８つの発光ダイオード５６に関連し
て設けられ、これらダイオードは、対応するスイッチが
押圧されたとき点灯する。

印をもったタブは、選択されるべき特定のＵＨＦチャン
ネルを指定するためにブツシュボタンスイッチ５４内に
挿入されるようになっている。

アップ電圧プログラミングスイッチ５８及びダウン電圧
プログラミングスイッチ６０は、ブツシュボタンスイッ
チ５０及び５４により選択されたチャンネルを同調する
ためセット１０の初期プログラミング中に動作するもの
である。

第４図は、本発明によるチャンネル選択・表示装置の他
の実施例を示すものである。

１２個のブツシュボタンスイッチ６２は、■ＨＦチャン
ネルを選択するために押圧されうる。

ランプ６４はブツシュボタンスイッチ６２に関連してお
り、その上に印を有する。

これらの印は、対応するブツシュボタンスイッチ６２の
抑圧によりランプが付勢されるとき照明される。

８つの、もしくは８つより少なく選ばれた任意の数のブ
ツシュボタンスイッチ６６は、ＵＨＦチャンネルの選択
のために押圧されうる。

８つのランプ６８は、所望のＵＨＦチャンネルに対応す
る印をその上に有している。

印は、印を担持するタブを除去し且つ別の印をその上に
有する新しいタブを選定することにより選択的に交換し
うる。

アップ電圧プログラミングボタン７０及びダウン電圧プ
ログラミングボタン７２は、ブツシュボタンスイッチ６
２及び６６により選択されるべき所望のチャンネルの同
調を可能にする。

所望により第１図に示したものに類似した遠隔制御ユニ
ットが、第３図及び第４図に示す装置におけるチャンネ
ルの順次選択を制御するため利用できることは明らかで
あろう。

さらに、第３及び第４図に示す選択装置においては、ア
ップ及びダウンチャンネル選択スイッチが組込まれても
よい。

第５図は、順次チャンネル選択が、アップチャンネル移
動ボタン７４及びダウンチャンネル移動ボタン１６によ
りなされる選局・表示装置を例示している。

画面１２上に現に表示されているチャンネルの番号は、
７素子２桁のディスプレイ装置７８に表示される。

この実施例においては、ＶＨＦチャンネル番号は、リー
ドオンリメモＩＪＲＯＭ内に含まれており、プログラム
可能ではない。

ディスプレイ装置７８に表示されることがあるＵＨＦチ
ャンネル番号は、ディスプレイプログラミングボタン８
３の動作により選ばれ、該ボタン８３は正しい番号が表
示されるまで押圧されてから釈放される。

動作においては、操作員がアップボタン７４もしくはダ
ウンボタン７６のいずれかを押す。

ディスプレイ装置７８上に所望のテレビジョンチャンネ
ルが表示されると、操作員はその指を釈放し、セット１
０は所望のチャンネルに同調する。

第６図は、第５図に示した装置の変形例を示すもので、
この場合は、スイッチアレイ８４の使用により並列チャ
ンネルアクセスが行われるようになっている。

スイッチアレイ８４は、チャンネル番号を変換できるよ
うに取外し自在のタブを有する機械的ブツシュボタンス
イッチ又は感触ボタンで構成しうる。

第６図に示す装置の動作においては、所望のチャンネル
に対応するアレイ８４内のスイッチを単に押圧して作動
させるだけで所望のチャンネルが選択される。

所望のチャンネル番号は、ディスプレイ装置７８に現わ
れ、セット１０は、選択されたチャンネルの表示に対し
て自動的に同調される。

ネオンディスプレイ装置付１６チヤンネルチユーナ第７
図は、ネオン光ディスプレイ装置を有する１６チヤンネ
ル用同調装置を例示している。

この装置は、第１〜第４図の装置の機能を果させるため
に利用しうるものである。

４×４ブツシユボタンスイツチアレイマトリクス９０の
端子は、並列アドレス発生器９２に接続され、この発生
器は、同調メモリ１０２及びネオンテイヌプレイ駆動回
路１０４へ導かれる４本のり一ド９４，９６゜９８及び
１００を含む多線デス上へバイナリアドレス信号を与え
る。

第２の順次アドレス発生器９３も又、リード９４，９６
．９８及び１００に接続されている。

多線ブスは、本装置をモジュール化するのを可能にし、
このようにすれば、種々のディスプレイやアドレス発生
器が広範囲な所望機能を果すように容易に交換できるよ
うになる。

アップブツシュボタンスイッチ１０６及びダウンブツシ
ュボタンスイッチ１０８は、アドレス発生器９３に接続
され、望みのときに直列チャンネルアクセスを行うのを
可能にしている。

アドレス発生器９２及び９３は、ＡＦＣ（自動周波数制
御）無効信号をリード１１０を介して発生し、この信号
は、同調動作中にＡＦＣを除去するために利用される。

スキップ信号が、同調メモリ１０２から発生器９３ヘリ
ード１１２を介して加えられ、順次チャンネル選択動作
中に所定の同調位置をスキップさせるのを可能にしてい
る。

スイッチ１１３は、始動手続のあいだスキップ機能をは
ずすために操作されつる。

スイッチ１１３は、スキッププログラミング中にＡＦＣ
を除去するためにＡＦＣスイッチに機械的に鎖錠されて
もよい。

アップブツシュボタンスイッチ１１４及びダウンブツシ
ュボタンスイッチ１１６は、所望のチャンネルの選択を
可能にするため同調メモリをプログラムするのに利用さ
れる。

同調メモリ１０２内に記憶され−た選択バイナリアドレ
スワードは、デジタル−アナログ変換器１０３に印加さ
れる。

この変換器は、デユーティサイクルが変調されたバイナ
リ信号を発生し、この信号はデユーティサイクル・フリ
ップフロップ／デユーティサイクル積分フィルタ１１８
（図では簡単のため「Ｄフリップフロップ及びＤ−１フ
イルタ」として示す。

）に送られる。

この積分器はバラクタダイオードチューナ１２０に信号
を送る。

チューナ１２０は、所望のテレビジョンチャンネルを選
択するためテレビジョンセットの局部発振器を変化させ
るように既知の様式で動作し、ＲＦタンク回路（図示せ
ず）は不必要な信号を排斥するように動作する。

帯域選択信号は、同調メモリ１０２からトランジスタ１
２２のベースに印加される。

トランジスタ１２２のコレクタは、トランジスタ１２４
のベースに結合されて帯域選択信号ＵＨＦ、ＨＶＨＦ。

ＬＶＨＦを発生させる。

これらの信号は、所望の同調動作を実行するのに必要な
バラクタダイオードの組を選択するためにバラクタダイ
オードチューナ１２０に印加される。

帯域選択信号の発生は、自動的に実施されるので、テレ
ビジョンセットの操作員による手続は、初期プログラミ
ング動作中を除き例も必要とされない。

アドレス発生器９２及び９３により発生されるアドレス
信号はまた、多線ブスからネオンディスプレイ駆動回路
１０４に印加され、この回路は、４×４デイスプレイマ
トリクス１３４内に含まれるネオン管を選択的に付勢す
るためトランジスタ１３０及びリード１３２を駆動する
。

ネオンディスプレイ駆動回路１０４は、アドレス発生器
９２及び９３により発生されたアドレスに応答し、それ
によってマトリクス１３４内のネオンランプの１つが、
マトリクス９０で押圧されたブツシュボタンに対応して
付勢され、現にどのテレビジョンチャンネルが同調され
ているかを表示する。

ランプは、スイッチ９０内に組込まれてもよく（第１図
）、あるいはスイッチ９０の近傍に置かれてもよい（第
３図）。

簡単に述べると、第７図の装置が並列アクセスモードで
動作している場合には、マトリクス９０内のスイッチの
１つが作動される。

アドレス発生器９２は、どのブツシュボタンが作動され
たかを検知し、リード９４〜１００を介して同調メモリ
１０２へ４ビツトのバイナリアドレスを発生する。

デジタルアドレスに応答して同調メモリ１０２は記憶し
たバイナリ同調ワードをデジタル−アナログ変換器１０
３に加える。

変換器１０３は、バイナリワードを、デユーティサイク
ルが変調されたバイナリ信号に変換し、この信号はデユ
ーティサイクリ・フリップフロップ／デユーティサイク
ル積分フィルター１１８を駆動する。

積分器はアナログ電圧を発生し、その電圧を、帯域選択
信号により選択されたチューナ１２０内のバラクタダイ
オードの組に印加する。

このようなバラクタダイオードチューナは、当該技術分
野で知られており、一般的について、チャンネル同調を
行うために局部発振器及びＲＦタンク周波数を変える電
圧可変型コンデンサとして動作する。

発生器９２により発生されたアドレス信号は、どのチャ
ンネルが現に表示されているかを示すためにアレイ１３
４内のランプの１つを付勢すべくネオンディスプレイ駆
動回路１０４を通って作用する。

第７図に示す装置が直列的な、すなわち順次のチャンネ
ルアクセスモードで動作する場合においては、アップチ
ャンネル選択ボタン１０６又はダウンチャンネル選択ボ
タン１０８の１つが操作員により押圧される。

ついでアドレス発生器９３が同調メモリ１０２へ一連の
アドレスを発生し、それによ５てメモリ１０２内の記憶
パイナリワー ドがデジタル−アナログ変換器１０３及
びデユーティサイクル・フリップフロップ／デユーティ
サイサイクル積分フィルタ１１８へ印加される。

さらに一連のアナログ電圧がバラクタダイオードチュー
ナ１２０に印加され、それによって次々にチャンネルが
選択され表示される。

アドレス発生器９３からのアドレスはまた、ネオンディ
スプレイ駆動回路１０４に印加され、それによってアレ
イ１３４内のランプが次々に付勢されて現にどのチャン
ネルが表示されているかを指示する。

操作員が、アレイ１３４内の付勢ランプを見ることによ
り所望のチャンネルが表示されているのを了解すると、
彼はその指をボタン１０６又は１０８の１つから釈放し
、テレビジョンセットは適正に同調する。

先に述べたように、所望チャンネルは、順次の同調動作
中にチャンネルがキスツブされるようにアップ電圧プロ
グラミングボタン１１４及びダウン電圧プログラミング
ボタン１１６の操作によりプログラムされつる。

このような場合において、同調メモリ１０２は、不使用
の位置をスキップするように動作し、ネオンディスプレ
イ装置１３４はスキップされたチャンネルを表示しない
。

数字ディスプレイ装置付２０チヤンネルチユーナ第８図
は、第７図に示したものとやや類似した同調装置を例示
しており、先に述べたものと同様な且つ対応する部品に
対しては同様な符号が使用されている。

この実施例においては、５×４ブツシュボタンスイッチ
選択マトリクス１４０が設けられ、１２個のＶＨＦチャ
ンネルと８個のＵＨＦチャンネルとが選択されうるよう
になっている。

勿論、第８図の装置を第７図の装置とともに用いつるこ
とは明らかであって、図示した装置は単なる例示にすぎ
ない。

第８図の実施例においては、５本のアドレス線９４．９
６．９８．１００及び１０１を含む多線ブスは、アドレ
ス発生器１４１及び同調メモリ１４３の間に延伸してい
る。

第８図に示す装置の利点は、アップチャンネル選択スイ
ッチ１０６及びダウンチャンネル選択スイッチ１０８が
マトリクス１４０の端子に接続されているので追加のチ
ップピン接続が不要なことである。

さらに、リード１１２を介して加えられるスキップ信号
がマトリクス１４０を介してアドレス発生器１４１に印
加される。

第８図に示す装置は、第５図又は第６図に示した如き装
置において使用でき、あるいは、同一のテレビジョンセ
ットの正面パネル上に第５図に示したアップ及びダウン
チャンネル進めボタン７４及び７６並びに第６図に示し
たブツシュボタンアレイ８４を共に使用するチャンネル
選択装置において使用できるものである。

第８図に示す装置の動作は、アドレス発生器１４１から
の５本のアドレスラインが７素子デコーダ１４２に制御
信号を送るディスプレイメモリ１４５に結合されている
点を除いて、第７図に示したものと同様である。

２つの回路１４２及び１４５は、別々のチップに形成さ
れてもよく、又は１つの回路にまとめてもよい。

デコーダ１４２は２桁７素子デイスプレイ装置１４７を
駆動して現に同調されているチャンネルの可視表示を与
えさせる。

所望により第７図のネオンランプディスプレイ装置は、
デジタル読出及びディスプレイの代りに用いることがで
きる。

１６チヤンネル順次アクセス装置のためのアドレス発生
器 第９図は、第７図の装置において用いるための順次アク
セスプログラム発生器９３の回路構成を示すものである
。

後で詳述されるように、第９図に示す回路は、直列及び
（又は）並列のチャンネルアクセスを製造業者が選択す
るのを可能にするため第１２図に示す回路に組合せるこ
とができる。

第９図に示す回路の利点は、回路全体が、慣用の集積化
製造技術を用いることにより単一の１６ピン半導体チッ
プに形成できることである。

第９図を参照すると、アップチャンネル選択ブツシュボ
タンスイッチ１５０が半導体チップのピン１５２に接続
され、さらに反転バッファ１５４及び１５６を介してＮ
ＡＮＤゲート１５８の端子に結合されている。

同様にして、ダウンチャンネル選択ブツシュボタンスイ
ッチ１６０が、半導体チップのピン１６２に接続され、
且つ反転バッファ１６４及び１６８を介してＮＡＮＤゲ
ート１６８に結合されている。

ゲート１５８及び１６８は、ラッチとして相互接続され
ている。

ゲート１５８及び１６８の出力は、プリセット可能な多
モジュール型４ビットアップダウンカウンタ１７０に加
えられる。

カウンタ１７０は、所望により回路が６．８．１２又は
１６個のテレビジョンチャンネルを選択するのを可能に
する。

所定数のテレビジョンチャンネルの選択を可能にすべく
カウンタ１７０をセットするために、慣用のコードにし
たがってピン１７２及び１７４が選択的に接地され又は
開放される。

カウンタ１７０の出力は、ＮＡＮＤゲート１７６゜１７
８ 、１８０及び１８２を介してピン１８４゜１８６．
１８８及び１９０に加えられ、４ビットのバイナリアド
レスを発生させる。

このアドレスは、先に第７図に示したリード９４，９６
，９８及び１００に印加される。

チャンネルスキップ偏量が、あとで第１３図及びその他
の図を参照して説明する回路から発生されて、反転バッ
ファ１９２を介しＯＲゲート１９６の入力に加えられる
。

ゲ−）１９６の出力は、メモリアドレスがチャンネルス
キップ線上の各入力信号に対してスキップされるように
カウンタ１７０のクロック操作を匍脚するためインバー
タ１９８を介して加えられる。

発振器２００は、３ビツトＡＦＣシ一ケンスカウンタ２
０２ヘクロツク信号を発生する。

カウンタ２０２の−Ｃ−出力は、ゲ゛−ト１９６の第２
人力に加えられるクロック出力信号を含んでいる。

インバータ１９２の出力は、発振器２００へ延長信号と
して加えられ、インバータ１９４の出力はカウンタ２０
２ヘクリア信号として加えられる。

カウンタ２０２からの３ビツト出力は、ＮＡＮＤゲ゛−
ト２０４へ入力として印加され、このゲ゛−トの出力は
発振器２００へ付勢信号として印加される。

カウンタ２０２からのＡ及びＢ出力は、ＮＡＮＤゲート
２０６へ加えられ、このゲートの出力は、ＮＡＮＤゲー
ト２０８及びインバータ２１０を介してＯＲゲート２１
２の入力に加えられ、引き伸ばされた（ｓ ｔ ｒｅｔ
ｃｈｅｄ）Ａ Ｆ Ｃ無効信号を発生させる。

インバータ１５６及び１６６の出力は、ＯＲゲ−）２１
４の入力につながれ、このゲ゛−トの出力は、ＮＡＮＤ
ゲート２１６に加えられる。

ゲート２１６の出力は、ＮＡＮＤゲ゛−ト１７６〜１８
２の入力につながれる。

ゲート２１６の出力はまた、ピン２１８を介して、第１
２図について詳述されるチップ上のＮＡＮＤゲート２２
０に加えられる。

ゲ゛−）２２０の出力は、ピン２２２を介してゲ゛−ト
２１６の入力に導かれる。

ゲート２２０は、第９図に示す直列アクセス回路もしく
は第１２図に示す並列アクセス回路のいずれか、又はこ
れら両回路を製造業者が選択するのを可能にするラッチ
をそなえている。

ゲート２１６の出力はまた、カウンタ１７０のロード入
力に加えられている。

第１０図及び第１１図は、第９図の装置の動作を説明す
るための助けになる。

第１０図は、順次チャンネル選択動作中における第９図
のＡＦＣシーケンスカウンタの種々の動作段階を示す状
態図である。

第１１図は、第９図の回路における各部の波形を示して
いる。

テレビジョンセラトラ順次アクセスモードにおいてのみ
動作させたい場合には、第９図の回路が付勢され且つ第
１２図について述べる回路が取付けられないようにピン
２２２が接地される。

この接地接続は、望ましいチャンネル選択制御の型式を
決定した上でテレビジョン製造業者によりなされる。

製造業者がそのように決定したならば、第９及び第１２
図の両回路が、順次及び並列のアクセスを行うために対
で使用される。

ピン２２２を接地すると、ゲート２１６は論理ｒｌＪの
出力を発生し、この出力は、ゲ゛−１１７６，１７８，
１８０及び１８２を介してデータを通過させる。

第１０図を参照するに、第９図に示す回路の動作開始時
には、カウンタ２０２が、「１１１Ｊ状態にセットされ
ている。

操作員がアップもしくはダウンのいずれかのチャンネル
選択ボタン１５０又は１６０を押圧すると、カウンタ２
０２は「ＯＯＯＪ状態に移り、局変更信号を発生し、さ
らに状態「００１」及び「０１０」に移る。

カウンタが「０００」、「００１」及び「０１０」の状
態にあるあいだは、ゲート２０６及び２０８がカウンタ
出力をテコードし、ゲ゛−ト２１２を介してＡＦＣ無効
信号を発生する。

残りの状態ｌ０１１Ｊ 。「１００Ｊ 、１ｏ１０Ｊ及
び「１１０ｊにあるあいだは、操作員は、アクセスされ
ているチャンネルが所望のものか否かを決定する。

もし所望のものならば、操作員はボタン１５０又は１６
０を釈放し、装置の操作を終了する。

この操作員認知期間のあいだ発振器２００は、ＮＡＮＤ
ゲート２０４を介して付勢される。

発振器２００は、操作員がその指をアップ又はダウン選
択ボタン１５０又は１６０から離すまで動作状態中に停
止することはない。

カウンタ２０２は、いかなる場合にも「１１１１状態の
ときにだけ停止する。

特定の局が所望のものでない場合、操作員はその指をボ
タン１５０又は１６０のいずれかの上に維持し、カウン
タ２０２は状態「１１１Ｊ及び状態１−０００Ｊへ移る
。

このため局変更信号がカウンタ１７０へ発生され、この
サイクルが反復される。

カウンタ１７０はついで、新しいバイナリアドレスをピ
ン１８４〜１９０に発生する。

しかしながら、いずれかの状態において、スキップ信号
が発生されると、このスキップ信号はゲート１９６及び
インバータ１９８からカウンタ１７０に加えられ、カウ
ンタは各スキップ信号毎に１状態進むようになる。

このためメモリアドレス、すなわちアドレスがスキップ
され、再び他のサイクルが開始する。

有効な局に対してカウンタ１７０から得られる出力は、
唯一の４ビツトバイナリワードであり、これは後続の回
路によりテコードされる。

第９図に示されるシーケンスカウンタ２０２及びその関
連回路に詳しく言及するに、ゲート２１４の出力に現わ
れる低い論理信号はＮＡＮＤゲート２０４に加えられそ
の出力を高レベルにし、それによって発振器２００を付
勢させる。

カウンタ２０２は、ゲート２０４の付勢出力を「１」状
態にするよう低い論理信号が強制する限り、全サイクル
中計数を続行する。

ゲート２０４に加わる低い論理信号が除去されると、ゲ
ート２０４の出力は、カウンタ２０２の出力に論理状態
「１１１」が現われる次の回を停止させるようにカウン
タ２０２を条件づけ、それによってそのサイクルを終結
させる。

第１１図を参照すると、第１１ａ図の波形は、時間間隔
１１−１６のあいだに操・作置がアップチャンネル選択
ボタン１５０を押圧したことを示している。

第１１ｂ図に示す波形は、ゲート２０４から発振器２０
０へ印加される発振器付勢信号を示す。

第１１ｃ図に示す波形は、発振器２００内で発生される
コンデンサ充電電圧を示している。

全体として矢印２３０により示された間隔は、スキップ
チャンネルパルスの発生を示し、一方矢印２３１で示ス
モのは１つのスキップパルスヲ示ス。

第１１ｄ図に示す波形は、シーケンスカウンタ２０２を
クロック操作するために加えられる発振器２００の出力
を示す。

ｅに示す波形は、先に第１０図で述べたカウンタ２０２
の８つの動作状態を含んでいる。

各サイクルにおける最初の３つの状態０，１，２は、Ａ
ＦＣ無効機能を果すものである。

これはメモリからデジタル同調ワードを読み出すのに必
要な時間はＡＦＣ信号を発生しても意味がないからであ
る。

第１１ｆ図に示す波形は、ゲート１９６及びインバータ
２０８に加わるカウンタ２０２のクロック出力を含んで
いる。

クロック出力パルス２３２はスキップチャンネル信号が
発生されたために延長されている。

第１１ｇ図に示す波形は、インバータ１９２及び１９４
を介してゲート１９６へ加えられるチャンネルスキップ
入力を示している。

気付かれるように、チャンネルスキップ入力は、特定の
領域にプログラムをもたない無効チャンネルが本例の回
路で巡回されないように後述の回路により発生される。

全体として矢印２３４によって示される間隔のあいだは
、５つの無効チャンネルがスキップされるように５つの
スキップ信号が発生される。

全体として矢印２３６によって示される間隔のあいだは
、１つの無効チャンネルがスキップされる。

第１１ｆ図に示す波形は、ゲート１９６により発生され
るクロック入力を含み、この入力はインバータ１９８に
より反転されてカウンタ１７０をクロック操作する。

第９図に示す回路の動作中、アップチャンネル選択ボタ
ン１５０を押圧すると、カウンタ１７０が、高い方に変
化する順序の４ビツトアドレスワードをピン１８４，１
８６，１８８及び１９０に発生する。

これらのアドレスワードは、メモリワードを選択するた
めに第１３図のメモリ回路に印加され、ひいては、バラ
クタダイオードチューナを制御させる。

ダウンチャンネル選択ボタン１６０を押圧すると、カウ
ンタ１７０がダウンモードで動作して低い方に変化する
順序のアドレスワードを発生する。

気付かれるように、カウンタ１７０によって発生される
アドレスワードの数は、ピン１７２及び１７４を選択的
に接地することによって制御することができる。

１６チヤンネル並列アクセス装置のためのアドレス発生
器 第１２図は、集積化論理技術により単一の１８ピン半導
体チップに形成することができ且つ第７図の装置におい
て使用できる並列アクセスアドレス発生器９２を例示す
るものである。

この回路は、第９図に示した回路に代えて又はそれに関
連させて使用することもできる。

先に述べたように、第９図及び第１２図の回路は、共通
のゲート２２０によって相互接続され、そのゲートの端
子は、テレビジョン製造業者が第９図又は第１２図に示
す回路のいずれかを使用できるように選択的に接地され
つる。

ゲート端子が交差接続されるならば、双方の回路を対と
して使用することができる。

第１２図を参照するに、スイッチマトリクス２４０は、
１６個の感触スイッチ、又はその他の適当な型のスイッ
チからなる４×４のアレイで構成されている。

マトリクス２４０の４つの端子は４つの線感知増幅器２
４２に接続され、マトリクス２４０の残りの４端子は４
つの線感知増幅器２４４に接続されている。

増幅器２４２の出力は４−２線工ンコード回路２４６に
加えられる。

増幅器２４４の出力は４−２線工ンコード回路２４８に
加えられる。

増幅器２４２の出力はまた、ＮＯＲゲート２５０にも加
えられ、このゲートの出力はＡＮＤゲート２５２の一方
の入力に印加される。

増幅器２４４の出力は、ＮＯＲゲート２５４の入力に加
えられ、このゲ゛−トの出力は、ゲ゛−ト２５２の他方
の入力に加えられる。

エンコード回路２４６からの２つの出力は、時間遅延回
路２５６及び２５８を介して４ビツトラツチ２６０に印
加される。

エンコード回路２４８からの出力は時間遅延回路２６２
及び２６４を介してラッチ２６０に導かれる。

ゲート２５２の出力は、ランチ２６０のロード入力に加
えられ、ＡＦＣ無効回路２６６にも加えられる。

ＡＦＣ無効回路２６６は、ＡＦＣ無効信号を発生し、こ
の信号は、先に第９図で述べたゲート２１２を介して送
られる。

ピン２６８は、第１２図に示すチップにゲート２１２を
接続し、ピン２７０は、第９図の回路にゲートを接続す
る。

ラッチ２６０の出力は、ピンＡ、Ｂ、Ｃ及びＤに４ビツ
トバイナリアドレスを与えるようにＮＡＮＤゲート２７
４゜２７６．２７８及び２８０を介して送られる。

第１２図に示す回路の動作において、製造業者は、ゲー
ト２２０の端子を選択的に接地すること又は相互接続す
ることによって、第９図及び第１２図に示す回路のいず
れか一方又は双方を選ぶことができる。

ある場合には、第９図に示す回路が遠隔制御チャンネル
選択回路として利用される。

が、一方策１２図の回路もセットの制御パネル用のチャ
ンネル選択回路として利用される。

マトリクス２４０内の感知スイッチの１つが押圧される
と、増幅器２４２の１つのものの出力及び増幅器２４４
の１つのものの出力には論理ｒＯＪの信号が現われる。

ゲート２５０及び２５４がついで、論理「１」の出力を
発生し、この信号は、回路２６６からＡＦＣ無効信号を
始発させるためゲート２５２を介して作用する。

これによって、同調動作中には装置からＡＦＣが除かれ
、また操作員がボタンを釈放した後では、延長されたＡ
ＦＣ無効信号が与えられる。

エンコード回路２４６及び２４８は、増幅器２４２及び
２４４からの出力を検知し、エンコードされた信号を時
間遅延回路２５６〜２６４を介して伝送する。

これらの遅延回路は、ゲート２５２により発生された信
号に応じてラッチ２６０をロードさせるのに十分な時間
遅延を与えるものである。

エンコード回路２４６及び２４８から４ビツトバイナリ
コードが発生されてラッチ２６０に記憶される。

ついで、ラッチ２６０は、ＮＡＮＤゲート２７４〜２８
０を介して４ビツトデジタルコード出力を発生する。

ゲート２７４〜２８０からの出力は、ゲート２２０が論
理「１」の信号を発生し、これがＮＡＮＤゲート２７４
〜２８０の入力に加わるのでなければ、ピンＡ−Ｄに伝
送されえない。

ゲート２２０はまた、第９図に示した回路からの出力を
無効にするように動作する。

第９及び第１２図に示す回路が共に使用されるときは、
第９図の並列回路において第１２図の回路の状態を記憶
するための手段が設けられなければならない。

従って、第９図の回路がアップモードにおかれているも
のとすれば、第１２図の回路は、付勢され、それによっ
てチャンネルが選択される。

次に操作員が第９図の回路に復帰しようとするときは、
第１２図の回路により選択された最後のチャンネルから
始めるのが望ましい。

そこで、４ビツトラツチ２６０から発生されたデータワ
ードは、第９図の回路の出力にも加えられる。

従って、第９図の回路が活動しないときはゲート２２０
からロード信号が発生され、第１２図に示す回路の出力
でカウンタ１１０をｏ −ドするようにインバータ２８
６を介して加えられる。

１６チヤンネル装置のための同調メモリ 第１３図は、先に第７図に示した同調メモリ１０２の回
路図である。

この回路は、第９図及び第１２図に示す回路のいずれか
一方又は双方とともに、並びに類似技術を用いる他の回
路とともに用いることができる。

第９及び第１２図にて前述した回路からのバイナリアド
レス出力は、第１３図の回路のＡ、Ｂ、Ｃ及びＤ入力に
加えられ、且つ４−６線デコ一ド回路２９０に加えられ
る。

この結果として得られるワード付勢信号は、２ビツト】
６ワード帯域切換及びスキップランダムアクセスメモリ
（ＲＡＭ）２９２と、１２ビツト１６ワ一ド同調電圧Ｒ
ＡＭ２９４とに加えられる。

ＲＡＭ２９２及び２９４は、その中に２進符号化ワード
を記憶しており、これらのワードは、スキップされるべ
きテレビジョンチャンネルや、ＬＶＨＦ、ＨＶＨＦ及び
ＵＨＦの帯域切換清報を指定し、且つ同調装置内の所望
のバラクタダイオードを制御するために用いられる同調
電圧レベルを規定している。

データ多重化ゲート２９６は、ＲＡＭ２９２内に記憶さ
れたデータの入出力を制御するものである。

データ多重化ゲート２９８は、ＲＡＭ２９４４こ記憶さ
れたデータの入出力を制御する。

直流電圧、典型的には電池からの直流電圧が、製造業者
による製作から消費者による究極の使用までの期間中Ｒ
ＡＭ２９２及び２９４の記憶を保護するためにピン３０
０に加えられる。

ＲＡＭの記憶内容に６ケ月以上の保護を与えるために蓄
電池からピン３００へ電圧が印加される。

ＲＡＭ２９４からの出力は、プリセット可能な１２ビツ
トリプル了ツブダウンカウンタ３０２に加えられ、この
カウンタは、出力データを１２ビツトデ□り比較器３０
４へ送る。

１２ビット同期バイナリカウンタ３０６も又、比較器３
０４にバイナリパターンを与え、この比較器は結局、所
定の出力順序でＲＡＭ２９４からのデジタルデータを示
す出力をバッファインバータ３０８を介して発生する。

所定の出力順序は、Ｄ−Ａ変換器の積分用フィルタにお
ける積分用コンデンサができるだけ小さくてすむように
高いリプル周波数をもっている。

インバータ３０８を介してピン３１０に印加される出力
は、テレビジョンセットを同調させるためのバラクタダ
イオードを制御するための所望のアナログ電圧を与える
べくＤフリップフロップ及び積分用フィルタに加えられ
る。

ＩＭＨｚのクロック入力がピン３１２及びインバータ３
１４を介して加えられ、同期バイナリカウンタをクロッ
ク操作する。

クロック信号はまた、カウンタ３０６からカウントダウ
ン及び周波数選択回路３１８へ加えられ、この回路は、
同調プログラム発生器３２０に対しクロック信号を発生
する。

発生器３２０は電圧プログラミング用のアップボタン３
２２及びダウンボタン３２４の動作によりロードされる
。

プログラミングボタンの動作は、先に第１〜第６図に関
して詳述した通りである。

ボタン３２２及び３２４は、装置によって選択されたＶ
ＨＦ及びＵＨＦチャンネルに対して同調電圧をプログラ
ムするために使用される。

アップ及びダウン、クロック、及びロードの信号が発生
器３２０からカウンタ３０２へ印加され、ＲＡＭ２９４
に記憶されたバイナリロードをプログラムするために使
用される。

読出及び書込信号も又、発生器３２０から発生されて、
ＲＡＭ２９４のためのデータ多重化ゲート２９８に送ら
れる。

プログラム帯域及びスキップ信号がピン３２５から帯域
及びスキッププログラム発生器３２６へ加えられ、この
発生器は読出及び書込信号をデータ多重化ゲート２９６
へ発生するとともに、クロック信号を２ビツトリプルカ
ウンタ３３０へ発生する。

帯域選択信号及びチャンネルスキップ情報が、発生器３
３４により発生され、ピン３３６．３３８ 。

３４０及び３４２に印加され、第７図に示した方法でバ
ラクタダイオードチューナへ導かれる。

データは、リプルカウンタ３３０からデータ多重化ゲー
ト２９６へ伝送され、ゲート２９６から発生器３３４へ
印加される。

第１３図に示す同調メモリ回路の動作において、装置は
最初に製造業者によりプログラムされるものと仮定する
。

ＲＡＭ２９２及び２９４の記憶を保護するためピン３０
０に蓄電池が接続される。

最初の有効チャンネル２番を同調させるために、アップ
及びダウンボタン３２２及び３２４が共に、わずかの期
間だけ同時に押される。

発生器３２０により信号が発生され、アップダウンカウ
ンタ３０２にはすべて論理「Ｏ」の信号が加わり、つい
で、ＲＡＭにロードされる。

ＲＡＭには現在のところすべて論理「Ｏ」が存在してい
て既知の初期条件を与えているから、アップボタン３２
２が押される。

例えば８秒間のセット期間の後、装置は、ボタンが釈放
されるまでに低速モードから高速モードに変わる。

装置が論理ｒＯＪのレベルから出発したので、最初のチ
ャンネルはチャンネル２番になり、操作員はついでその
指を除去する。

ボタンの釈放に応じて装置は、８秒間の低速モードの動
作に入り、操作員は、チャンネル２番を微同調させるた
めに同調ボタン３２２及び３２４を択−的に操作しうる
。

この手続は、全ＶＨＦ信号が選択されるまで製造業者に
より反復される。

選択ＵＨＦチャンネルも又同様にして、通常は消費者に
より選択されうる。

バイナリデータワードが全部「０」の方によりも全部ｒ
ｌＪの方に近い（帯域の中間より高い方の）チャンネル
に対しては、先に述べたように、メモリを「０」にセッ
トした後ダウンボタンを押してカウントダウンさせるこ
とにより当該チャンネルの周波数に対して低い方からよ
りもむしろ高い方から接近する方が好ましい。

消費者がテレビジョンセットを購入した後、その消費者
の可視領域内で利用できないいくつかのプログラムチャ
ンネルをスキップするのが望まれることがある。

チャンネルをスキップするためには、セットが、スキッ
プされるべきチャンネルのメモリアドレスにアドレスさ
れる。

アップボタン３２２及びダウンボタン３２４が共に同時
に押され、２つの「０」が当該チャンネルに対してＲＡ
Ｍ２９２に入る。

チャンネルスキップ発生器３３４が、ＲＡＭ２ ｇ ２
から送信された２つの「０」を検知すると、発生器３３
４からチャンネルスキップ信号が発生され、それによっ
て、チャンネルは、順次アクセスモードで動作している
ときスキップされる。

回路動作中に、帯域切換ＲＡＭ２９２が、多重化ゲート
２９６を介してカウンタ３３０から２ビツトデータ入カ
ワードを受信する。

このワードは、ＲＡＭ２９２内に記憶され、あとで多重
化ゲート２９６を介して発生器３３４へ送信される。

この発生器は、ピン３３６〜３４０を介してバラクタチ
ューナへ帯域切換信号を発生する。

ピン３１２へ加わるＩＭＦ（Ｚのクロック信号は、カウ
ンタ３０６をクロック操作し、このカウンタは、同期形
式で変化する比較器３０４に１２個の出力を与える。

比較器３０４は、アップダウンカウンタ３０２を介して
ＲＡＭ２９４から発生されるバイナリワードを、バッフ
ァインバータ３０８を介して送られる出力信号に変換す
る。

この出力信号は、所望の直流レベルに等価なデユーティ
サイクルを有する。

このように、比較器３０４の出力は、積分されたとき所
望のアナログ電圧を発生するようなデユーティサイクル
を有するデータワードを含んで成る。

本実施例においては、同期バイナリカウンタ３０６から
の最下位（最も速く変化する）ビットは、ＲＡＭ２９４
からの最上位ビットとマツチしている。

これによりピン３１０に印加される出力信号のりプル周
波数（信号の交流成分）を最大にし、次段のフィルター
の中における積分コンデンサを小さくでき、安定したフ
ィルタ作用を得ることができる。

積分回路に入力を与えるための他の型のデジタル走査装
置が、同期カウンタ３０６及び比較器３０４の代りに本
発明で利用しうろことは明らかであろう。

例えば、チッソ、ハラツチ（ＴｅｇｚｅＨａｒａｓｚｔ
ｉ）及びブレストン・スナッグス（（Ｐｒｅｓｔｏｎ
Ｓｎｕｇｇｓ ）により１９７４年４月３日付で出願さ
れた米国特許出願第４５７，６６４号に記載されている
ようなデジタル走査装置が、第１３図に示す装置におい
て利用できる。

あるいは、テキサス州、ダラスのテキサス・インストル
メンツ社（ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ ｏｆ
Ｄａｌｌａｓ、Ｔｅｘａｓ）により製造販売されている
ＳＮ７４９７型バイナリ・レイト・マルチプライア（Ｂ
ｉｎａｒｙ Ｒａｔｅ Ｍｕｌｔｉｐｌｉｅｒ）を、カ
ウンタ３０６及び比較器３０４の代りに用いてもよい。

米国の市場においては、低い方のＶＨＦ帯域（ピン３４
０により可能にされる）は５つのＶＨＦの第２チヤンネ
ルから６チヤンネルを含み、高い方のＶＨＦ帯域（ピン
３３８により可能にされる）は、７つのＶＨＦの第７チ
ヤンネルから１３チヤンネルを含んでいる。

しかしながら、ＵＨＦ帯域（ピン３３６により可能にさ
れる）は、潜在的には７０個のチャンネルを含んでいる
だろう。

本実施例においては、ＲＡＭ２９２の中の２ビツトの帯
域に関する部分、及びＲＡＭ２９４の中の１２ビツトの
デジタル同調ワードの２部分に記憶される。

そしてこの１２ビツトのデジタル同調ワードは２１２の
周波数状態を規定することができる。

米国では、上述のように各ＶＨｉはＵＨＦ帯（７０チヤ
ンネル）よりも少ないチャンネル（低ＶＨＦ帯は５チヤ
ンネル、高ＶＨＦ帯は７チヤンネル）を含んでいる。

ここで２１２のデジタル同調ワー°ドを各々の帯域に与
えると、２１２個の周波数状態は各各のＶＨＦチャンネ
ルにはＵＨＦの各チャンネルよりも多く割り当てられる
結果となる。

これは各ＶＨＦチャンネルがＵＨＦチャンネルよりも大
きな帯域の比率を占領するからである。

操作員が見て同等となる微同調率を得る為には、ＵＨＦ
帯よりもＶＨＦ帯における方がより大きな数の２１２状
態のデジタル同調ワード（単位時間当り：を用いて同調
を行なうことが必要である。

その結果、チャンネル選択動作中に微同調するときは、
各ＵＨＦチャンネルに対してよりも各ＶＨＦチャンネル
に対して微同調するのに一層多くのビットが要求される
。

カウントダウン及び周波数選択回路３１８は、どの帯域
が可能にされているかに応じて高速同調用又は低速同調
用の電圧を発生する。

低い方のＶＨＦ帯域および高い方のＶＨＦ帯域のいずれ
よりもチャンネル数の多いＵＨＦ帯域のためのＵＨＦ帯
域信号がピン３３６に発生されるとき、リード３５０を
介して選択回路３１８へ信号が送られ、それによって同
調プログラム発生器３２０にはゆっくりしたクロック信
号が印加される。

その結果、チャンネル数の多い帯域においても正確な同
調が可能になる。

２０チヤンネル同調装置のための直列及び並列アクセス
組合せ式チャンネル選択回路 第１４図は、第８図に示す２０チヤンネル同調装置で使
用されるアドレス発生器１４１の回路図である。

第１４図に示す回路の利点は、直列アクセス及び並列ア
クセス式のチャンネル選択機能が、単一の１８ピン集積
化論理半導体チップ上の回路により達成されることであ
る。

第１４図に示す回路に言及すると、２０個のブツシュボ
タンスイッチを含む４×５スイツチアレイ３６０が設け
られており、このアレイは、第１、第４及び第６図に示
しこ並列アクセス装置に対応していてもよい。

アップ順次アクセスボタン３６２及びダウン順次アクセ
スボタン３６４は、順次チャンネル選択を可能にすべく
マドＩＪクス３６０に対して接続される。

このようなアップ及びダウンチャンネル選択は、別なや
り方として遠隔制御ユニットの使用によっても達成でき
る。

メモリチップからのチャンネルスキップ信号も又、スイ
ッチマトリクス３６０を介してチップ１４１に入る。

アレイ３６０の端子は、１組の出力バッファ３６６及び
入力バッファ３６８に接続される。

入力バッファ３６８からの出力は、５−３線エンコーダ
３７０に印加される。

出力バッファ３６６の入力は、２−４線デコーダ３７２
に接続される。

エンコーダ３７０の出力は、プリセット可能な５ビツト
アツプダウンカウンタ３７４のデータＣ１Ｄ１及びＥの
端子に加えられる。

デコーダ３７２の入力は、カウンタ３７４の入力端子Ｄ
Ａ及びＤＢに接続される。

カウンタ３７４の出力は、ピンＡ−Ｅに印加され、第８
図に示すようにアドレス発生器１４１から同調メモリ１
４３へ加わる５ビツト出力を含んでいる。

入カバソファ３６８からの出力は、ＯＲゲート３７６の
入力にも加えられ、このゲートの出力は、５ビツトアツ
プダウンカウンタ３７４に加えられるとともに、インバ
ータ３７８を介してＮＡＮＤゲート３８０の入力に加え
られる。

ゲート３８０は、ＮＡＮＤゲート３８２とラッチ形式で
接続されている。

ＮＡＮＤゲート３８２の出力は、ＯＲゲート３８４へ入
力として加えられ、このゲ゛−トの出力は、カウンタ３
７４をクロック操作するためインバータ３８６を介して
加えられる。

ゲ゛−１−３８２の出力は、ＮＡＮＤゲート３８８へ入
力として加えられ、このゲートの出力はＯＲゲート３９
０へ加えられ、このＯＲゲートは、３ビツトＡＦＣシー
ケンスカウンタ３９２にクリア信号を加える。

カウンタ３９２のＡ、Ｂ、Ｃ出力は、ＮＡＮＤ／７’−
ト３９４へ加えられ、このゲートの出力は、クロック信
号としてＮＡＮＤゲート３９６を介してカウンタ３９２
へ加わる。

カウンタ３９２のＣ出力は直列クロックとしてＯＲアゲ
−ト３８４へ加えられる。

カウンタ３９２のＡ及びＢ出力は、ＡＦＣ無効信号を発
生させるため、ＮＡＮＤゲート４００及び反転バッファ
４０２を介して加えられる。

発振器４０４は、２ビツト走査カウンタ４０６のクロッ
ク入力へ加えられるクロック信号を発生する。

ＮＡＮＤゲート３８８は、クリア信号を発生し、この信
号は、ゲート３９０を介してカウンタ３９２及び走査カ
ウンタ４０６へ加えられる。

カウンタ４０６のＡ及びＢ出力はデコーダ３７２Ｉこ加
えられる。

カウンタ４０６のＢ出力は、ゲート３９６へ入力として
加えられ、カウンタ３９２のクロック信号として作用す
る。

入力バッファ３６６の入出力は、インバータを介して入
力としてＡＮＤゲート４０８及び４１０に加えられ、こ
れらゲートの出力は、インバータを介してＯＲゲート４
１２へ印加される。

ＯＲゲ−１４１２の出力は、インバータを介してゲート
３９４の入力に加えられる。

発振器４０４の出力は、インバータ４１４を介してＮＡ
ＮＤゲート４１６及び４１８の入力に加えられる。

ゲート４１６の出力は、ＯＲゲート４２０の入力及びＮ
ＡＮＤゲート４２２の入力に加えられる。

ゲート４１８の出力は、ゲート４２０の第２人力に加え
られるとともに、ＮＡＮＤゲ゛−ｔ−４２４の入力に加
えられる。

ゲート４２２及び４２４は、カウンタ３７４ヘアツブ及
びダウン制御信号を与えるためラッチ形式に相互接続さ
れている。

第１４図の回路の動作においては、順次及び並列のアク
セス方式によるチャンネル選択が達成できる。

局部発振器４０４が、慣用の仕方で動作する２ビツト走
査カウンタ４０６を駆動する。

カウンタ４０６からの２つのバイナリ出力は、アップダ
ウンカウンタ３７４のＤＡ及びＤＢ端子に印加され、こ
れらは、カウンタ３７４の並列ロードデータ入力である
。

カウンタ４０６の出力はまた、２−４線デコーダ３７２
にも加えられ、このデコーダは、バイナリコードから単
一の１アウトオブ４コードへの変換を行う。

デコーダ３７２からの出力は、出力バッファ３６６へ印
加される。

バッファ３６６の出力は、２５％の時間だけ高レベルに
あり、７５φの時間だけ低レベルにある。

従って、ブツシュボタンマトリクス３６０の４本の垂直
線は、装置が並列アクセスモードにあるときは、順次高
レベルになる。

操作員がアレイ３６０内の２０個のボタンのうちの１つ
を押して垂直線の１本が高レベルになると、対応する水
平線が高レベルになり、この状態が入力バッファ３６８
を介して５−３線エンコーダ３７０に送らレル。

エンコーダ３７０は、その信号をアドレスコードの最上
位３ビツトに対応するバイナリコードに変換し、このバ
イナリコードがアップダウンカウンタ３７４の並列ロー
ドデータ入力に加えられる。

ゲート３７６は、エンコーダ３７０の入力におけるゼロ
に対してＯＲ機能を果し、この結果、低レベルになるエ
ンコーダ３７０への任意の入力が、対応する３ビツトバ
イナリコードをカウンタ３７４ヘロードさせるようにな
る。

さらに、これと同時に端子ＤＡ及びＤＢに加わる２ビツ
トコードもカウンタ３７４にロードされる。

操作員の指がアレイ３６０のボタンの１つを押している
限り、カウンタ３９２をクリアするための信号がゲート
３７６．３７８及び３９０を介して加えられる。

カウンタ３９２及びその関連回路はこのため、第９図に
示した回路におけるカウンタ２０２と同様に動作する。

装置が並列モードで動作しているとき、線４３０上には
、論理「１」の信号が現われ、そこでゲート３８２の出
力には、「０」が現われる。

アップダウンカウンタ３７４には、ゲート３８４及びイ
ンバータ３８６を介して何もクロック信号が印加されな
い。

第１４図に示す回路の動作は、このように第９図に示す
回路のそれに類似している。

第１４図の装置を直列アクセスモードで動作させたい場
合には、アレイ３６０を通じて各々の垂直線を接地させ
るためボタン３６２又は３６４の１つが押圧される。

ゲート４０８又は４１０は、出力バッファ３６６が線す
を高レベルにするよう指令している状態を検知すること
によりアップ又はダウンモードを検知する。

ダウンモード３６４が押されているときは、そのような
高レベル状況が線すにないので、ダウン指令が発生され
る。

同様にして、ゲート４０８は、出力バッファ３６６が線
ａを高レベルにするように指令している場合においてア
ップボタン３６２が押されてその線が接地されていると
きに生ずるアップモードを検知する。

ゲート４０８及び４１０の出力は、ゲート４１６及び４
１８に加えられ、インバータ４１４及び発振器４０４か
らのせまい出力パルスとＮＡＮＤ演算される。

ゲート４１６及び４１８の出力は、ゲート４２０に加え
られる。

このゲート４２０は、ゲート３８０及び３８２を含むラ
ッチの直列側をセットするため、いずれかのゲート４１
６又は４１８における論理「０」を検知する。

ラッチの直列側がセットされると、ゲート３８４を介し
てアップダウンカウンタ３７４ヘクロツク信号が印加さ
れ回路動作が可能になる。

ゲート４０８の他方の出力は反転されてゲート４１２に
加えられ、このゲートは、いずれかの入力の論理「０」
を検知する。

ゲート４１２により論理「０」が検知されると、論理「
０」が発生され、この論理「０」は反転され、カウンタ
３９２へのクロック信号の印加をゲート３９４を介して
一時的に抑制するのに利用される。

カウンタ３９２がクリアされない限り、そのカウンタは
、ＡＦＣシーケンスを開始しようとする。

今述べたこの動作は、アップもしくはダウンボタン３６
２又は３６４の動作によりアレイ３６０を介して発生さ
れる最初のパルスによって行われる。

直列モードにおいては、ゲート３８０及び３８２を含む
ラッチが線４３０に論理「０」を送り、それによって、
出力バッファ３６６から出力ａ〜ｄにすべて論理「１」
が現われるのが望まれていることをデコーダ３７２に指
示する。

ゲート３８０及び３８２を含むラッチは、先に述べたよ
うにしてカウンタ３７４にクロックパルスを印加するの
を可能にする。

加うるに、ラッチは、ゲート３８８を開き、それによっ
てスキップデータの受信時にカウンタ３９２及びカウン
タ４０６をクリアさせる。

スキップクロックが例も利用できないときは、ゲート３
８４が、カウンタ３７４を１カウント進めるために開か
れる。

このようにして、カウンタ３７４は、ピンＡ−Ｈに５ビ
ツトバイナリコードを発生するように動作する。

操作員により選択されたチャンネルが有効なものでなく
、シかもスキップされるのが望まれる場合には、文イツ
チ４３４を介してスキップ信号が印加される。

スキップ信号は、スイッチ３６２及び３６４と同様に第
１４図の回路を制御するに十分なほど大きく、このため
、スキップデータはマトリクス３６０の線ｄを介して且
つ線４３６を介してＯＲゲート３８４ゲートへ送られる
。

ゲート３８８は、スキップ信号を検知して論理「０」を
発生し、それによって直列モードにおけるスキップ信号
を再構成する。

ゲート３８８からの論理「０」はカウンタ３９２をクリ
アしてカウンタ４０６を「０Ｊ（Ｏｊ状態に維持し、正
規の計数動作を防止させる。

ゲート３８０及び３８２を含むラッチは前もって、線４
３６を介してスキップ信号を受信するため、つまり直列
チャンネル選択動作を行うためゲート３８４を開いてい
る。

アップボタン３６２又はダウンボタン３６４のいずれか
が押されるときは、カウンタ３７４は、どの方向に計数
するかについて指令を受けなくてはならない。

ゲート４１６又は４１８のいずれかからの出力は、カウ
ンタ３７４を所望の計数モードにセットするため、ゲー
ト４２２及び４２４を含むラッチの一方側をセットする
。

第１４図に示す回路の動作モードが有効チャンネルに関
して直列アクセスから並列アクセスに変る場合には、カ
ウンタ３９２をリセットするための何のデータも発生さ
れない。

カウンタ４０６はこのとき走査中であるが、デコーダ３
７２と、ゲート３８０からの線４３０の作用とにより阻
止されている。

操作員がアレイ３６０中のボタンの１つを押す−とき、
線はすでに高１７ベルにあり、入力バッファ３６８を介
してゲート３７６につながれているので、ゲート３８０
及び３８２を含むラッチは元の並列モードにセットされ
る。

アレイ３６０における選択された垂直線が２５俤の時間
高レベルにあり、７５φの時間低レベルにあることが注
目される。

デコーダ３７２は今や走査カウンタからの入力データを
デコードし且つ正しいデータをカウンタ３７４にロード
させるために始動する。

第１４図の装置が並列アクセスモードにあり且つ操作員
がプログラムされないチャンネルを取上げたい場合には
、ゲート３８４にスキップ信号が印加される。

このゲートは、開いてないので当該チャンネルから離れ
る方向の直列的な進行を防屯する。

しかしながら、装置はなおもデータのローディング（蓄
積）をつづけ、ゲート３７６は、カウンタがゲート３７
６から発生されるスパイクによりロード（蓄積）される
ように付勢される。

従って、操作員がそのように望むならば、プログラムさ
れていないチャンネルはそれにもかかわらずアドレスさ
れうる。

２０チヤンネル装置のための同調メモリ 第１５図は、第１４図に示す回路に用いられる同調メモ
ＩＪ １４３ （第８図）の回路図である。

第１４図に示す回路もしくはその他の手段により発生さ
れる５つのバイナリアドレス入力は、５−２０線デコー
ダ４５０に印加され、このデコーダは、その結果得られ
るワード付勢信号を１２ビツト２０ワ一ド同調電圧ＲＡ
Ｍ４５２に加える。

ＲＡＭ４５２の出力は、多重化ゲート４５３を介して１
２ビツトデータシヤント４５４に加えられる。

シャント４５４の出力はプリセット可能な１２ビツトリ
プルアツプダウンカウンタ４５６に加えられる。

カウンタ４５６の出力は、１２ビツトデータ比較器４５
８に加えられ、この比較器はまた、１２ビット同期バイ
ナリカウンタ４６０からの出力を受信する。

比較器４５８から結果として得られる出力はインバータ
４６１を介してＤフｊツブフロップ４６２及び積分用フ
ィルタ４６３に加えられ、このフィルタは、チューナ４
６４のバラクタダイオードを制御するためのアナログ信
号を発生する。

ＩＭＨｚのクロック信号がピン４６５に加えられ、同期
バイナリカウンタ４６０を駆動する。

約２５６Ｈｚの信号がカウンタ４６０からカウントダウ
ン同波数選択回路４６６に印加される。

回路４６６からの出力は同調プログラム発生器４６８に
クロック周波数を与え、この発生器はクロック及びロー
ド信号をカウンタ４５６に加えるとともにシャント４５
４に付勢信号を与える。

アップ電圧プログラミングボタン４７０及びダウン電圧
プログラミングボタン４７２の操作により同調モードタ
イマ４７４が動作して選択回路４６６へ高速又は低速信
号を発生する。

カウンタ４５６からの出力信号は、ＲＡＭ４５２への入
力のためにデータ多重比ゲート４５３へ加えられる。

読出又は書込信号が、ＲＡＭ４５２の読出又は書込動作
を制御すべく同調プログラム発生器から加えられる。

カウンタ４５６からの出力も又チャンネルスキップデコ
ーダ４７８に加えられ、このデコーダは、先に述べたチ
ャンネルスキップ出力を発生する。

アドレスデコーダ４５０からのデコード出力は、帯域切
換回路４８０にも加えられ、この回路は３つの帯域切換
制御信号ＬＶＨＦ、ＨＶＥＦ及びＵＨＦを発生する。

これらの信号は、前述の如き方法でバラクタダイオード
に加えられる。

さらに、帯域切換回路４８０の出力がＵＨＦ出力に現わ
れるときは、選択回路４６６の低速クロックモードを動
作させるために周波数選択回路４６６ヘリード４８２を
介して信号が加えられる。

第１５図に示した同調メモリの動作は、第１３図に示し
た回路のものに類似しているが、帯域切換ビット及びス
キップビットに対して追加のＲＡＭが不要な点が異なる
。

そこで、ＲＡＭ４５２内に記憶されるべき信号をアドレ
スしたい場合には、ＲＡＭ４５２の記憶を保護するため
ピン４８６に電池を接続し、双方のボタン４７０及び４
７２を押す。

これらのボタン４７０及び４７２がわずかの期間押され
ることにより、発生器４６８から１２ビツトデータシヤ
ント４５４にシャント信号が発生される。

このため、シャント４５４の出力にはすべて論理「Ｏ」
が与えられる。

これにつづいて、アップボタンのみが押され、その後例
えば８秒の時間がたってから、同調モードタイマ４７４
が高速モードに入り、同調プログラム発生器４６８へ高
いクロック周波数を与えるためカウントダウン周波数選
択回路４６６を高速モードで動作させる。

操作員により第１チヤンネルが検知されるとき、操作員
は、その指をはなす。

回路は、同調ボタンの選択的動作によりチャンネルが微
同調されうるように低速モードに移行する。

ついで同調プログラム発生器が所望のアドレスを続出さ
せ且つＲＡＭ４５２へ記憶させる。

操作員が不使用のチャンネルをスキップすることを望む
場合には、それらチャンネルの位置において短時間のあ
いだ双方のボタン４７０及び４７２を押す。

すると、同調プログラム発生器４６８からの出力に「Ｏ
」が現われ、１２ビットデータシャント４５４により検
知されるので、１２個のｒＯＪがデータとして得られる
。

従って、当該位置においてＲＡＭ４５２内にはすべての
「Ｏ」が加入される。

全ｒＯＪデータワードは、当該チャンネルアドレスが順
次動作中に選択されるとき、デコーダ４７８からスキッ
プ信号を発生する。

先に述べたように、ＲＡＭ４５２からの出力ワードは、
カウンタ４５６を動作させるためシャント４５４を通じ
て加えられる。

カウンタ４５６からの出力は、カウンタ４６０からの出
力とともに比較器４５８に加えられる。

比較器４５８は、ＲＡＭ４５２内に記憶されたバイナリ
ワードを、特定の直流レベルの衝撃係数に変換する。

この衝撃係数はフリップフロップ４６２により検知され
、しかる後バラクタダイオードチューナ４６４を制御す
るための所望のアナログ信号を発生するために積分用フ
ィルタ４６３に印加される。

第１５図に示す同調メモリの動作をもつと詳しく例示す
る目的で、第１６ａ及び第１６ｂ図は、第１５図に示し
た回路における論理回路を示している。

本発明の重要な側面は、第１６図に示す回路が集積化注
入論理技術の使用により単一の半導体チップに形成でき
ることである。

集積化注入論理技術に関する記述は、１９７２年１０月
のアイイー、イー、ジャーナル、オン、メリツドステー
トサーキツツの第５Ｃ−７巻、第５号（１，Ｅ、Ｅ。

Ｅ、Ｊｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ−８ｔａｔｅ
Ｃ１ｒｃｕｉｔｓＶｏｌ 、５Ｃ−７，４５、０ｃｔｏ
ｂｅｒ、 １９７２ ）に掲載されたグー。

ハート（Ｋ、Ｈａｒｔ）及びニー。スロブ（Ａ、５Ｉｏ
ｂ）による論文「集積化注入論理−ＬＳＩへの新しいア
プローチ（Ｉｎ ｔｅｇｒａ ｔｅｄＩｎｊｅｃｔｉｏ
ｎ Ｌｏｇｉｃ−Ａ ＮｅｗＡｐｐｒｏａｃｈ ｔ。

ＬＳＩ）Ｊに見出される。

５つのバイナリアドレス入力が、ＮＡＮＤゲート５０２
を含む５−２０線デコーダに、ピン５００からインバー
タを介して加えられる。

ゲート５０２からのデコードされた出力は、２０ワ一ド
１２ビツトＲＡＭ５０４に加えられる。

例示を簡単にするため、ＲＡＭ５０４の構成は完全には
図示されていないが、その１ビツト５０６については詳
細に図示されている。

ビット５０６は、相互接続された複数のトランジスタか
ら構成されており、これらトランジスタは図示の如＜Ｗ
ＯＲＤ ＥＮＡＢＬＥ、ＤＡＴＡ ＩＮ、ＤＡＴＡＯＵ
Ｔ、及びＤＡＴＡ ＩＮの信号を発生する。

デコードゲート５０２の出力は、バラクタダイオードチ
ューナに対する３つの帯域選択信号をバッファ及びＮＡ
ＮＤゲート５１２を介して発生させるため、ＮＡＮＤゲ
ート５０８及び５１０により検知される。

帯域選択信号は、低いＶＨＦ（ＬＶＨＦ）高いｖＨＦ（
ＨＶＨＦ）、及びＵＨＦの帯域を選択するのを制御する
。

ＲＡＭ５０４からの入出力は、２０段の相互接続された
ＮＡＮＤゲート５１６及び５１８をそなえたデータ多重
化ゲート５１４によって制御される。

読出及び書込制御信号は、リード５２０を介してデータ
多重化ゲートに加えられ、インバータ５２２の出力端に
おいて、読出ワードは論理「Ｏ」であり、書込ワードは
論理「１」である。

データ多重化ゲートからの出力は、カウンタ４５６への
相互接続を含むＮＡＮＤゲート５２８へ加えられる。

カウンタ４５６は、各々カウンタ５２６ 、 ＮＡＮＤ
ゲート５２８及び５３０．ＡＮＤゲート５３２及び５３
４、及びＯＲゲート５３６を含む１２の段からなってい
る。

アップ及びダウン制御信号は線５４０及び５４２を介し
て加れられる。

アップ及びダウン信号は、アップ及びダウン電圧プログ
ラミングボタン４７０及び４７２の操作により発生され
、ラッチ形式で相互接続されたＮＡＮＤゲート５４４及
び５４６を介して送られる。

カウンタ４５６からの１２個の出力は、１２個のＮＡＮ
Ｄゲート５５０を含む１２ビツトデータ比較器４５８（
第１６ａ図参照）に加えられる。

ＮＡＮＤゲート５５０の入力はまた、１２個のフリップ
フロップ５５４と相互接続された１０個のＮＡＮＤゲー
ト５５２を含む１２ビット同期カウンタ４６０からクロ
ック信号を受信する。

フリップフロップ５５４は、線５５６に加わるＩＭＨｚ
のクロック信号により駆動される。

比較器４５８におけるゲート５５０からの出力は、ＮＡ
ＮＤゲート５５８に印加され、この後者のゲートは、ピ
ン５６０にデータ出力を発生する。

このデータ出力は、Ｄフリップフロップ及び積分器４６
３に印加され、この積分器は本発明のアナログ信号を発
生する。

同調プログラム発生器４６８は、電圧プログラミングス
イッチ４７０及び４７２により発生されるアップ及びダ
ウン信号を受信するＮＡＮＤゲート５６４及び５６６を
含んでいる。

ゲート５６４の出力は、リード５６８を介してデータシ
ャント４５４に加えられる（該出力はＮＡＮＤゲート５
２８の入力である）。

ゲート５６６の出力は、Ｄフリップフロップ５７０に加
えられ、このフリップフロップの出力は、４つの相互接
続されたフリップフロップ５７１に接続されている。

フリップフロップ５７１のＱ及びＱ出力はＮＡＮＤゲー
ト５７２．５７３及び５７４に加えられる。

ゲート５７２〜５７４の出力はクロック、読出しないし
書込み、及びコードの信号を発生する。

アップ及びダウンスイッチ４７０及び４７２からの出力
は、ＮＡＮＤゲート５７７を介して、ＮＡＮＤゲート５
７８及び５８０を含むラッチに加えられる。

カウントダウン周波数選択回路４６６は、カウンタ４６
０からリード５９２を介して約２５６Ｈｚの信号を受信
する７個のカウンタ段５９０をそなえている。

約２Ｈｚの出力が、リード５９４を介してＮＡＮＤゲー
ト５９６の入カヘ加えられる。

カウンタ段５９０からの他の出力は４ＮＡＮＤゲート６
００．６０２，６０４及び６０６の入力に加えられる。

ゲート６００〜６０６の出力は、ＮＡＮＤゲート６０８
に印加され、この後者のゲートの出力はＤフリップフロ
ップ５７０ヘリ−ドロ０９を介してクロック周波数を与
える。

ＵＨＦ帯域がゲート５１２の出力によって選択されたこ
とを指示する論理信号は、リード６１０を介してゲート
６００及び６０６の入力に加えられる。

ＵＨＦ帯域の存在が指示されることによりカウントダウ
ン周波数選択回路４６６は同調プログラム発生器４６８
に低速クロック周波数を送信する。

同調プログラム発生器４６８は、ゲート５６６の出力か
らのアップ又はダウン信号に応答し、それによってクリ
ア線上の論理「１」の信号がカウント動作を開始させる
。

１６カウントの後、すなわち８秒の遅延の後、論理「１
」の出力は、５つの段６１２を含む同調モードタイマに
よりリード６１６に加えられ、粗同調動作のためにカウ
ントダウン周波数選択回路４６６を高速モードにシフト
させる。

カウントダウン周波数選択回路４６６からり一ド６１８
を介してチャンネルスキップデコード回路４７８へクロ
ック信号が印加される。

これらのクロック信号は、ＮＡＮＤゲート６２０に加え
られ、このゲートの出力は、ＮＡＮＤゲート６２２に印
加される。

カウンタ４５６からの出力は、ＮＡＮＤゲ−１６２４の
入力に加えられ、このゲートの出力は、Ｄフ゛リップフ
ロップ６２６に加えられる。

Ｄフリップフロップ６２６の豆出力はＮＡＮＤゲート６
２２へ印加される。

ゲート６２２からの出力は、バッファを通ってピン６３
０に加えられ、チャンネルスキップ信号を発生させる。

第１６ｂ図の同調プログラム発生器４６８の動作におい
て、同調位置スキップさせたい場合は、アップ及びダウ
ンボタン４７０及び４７２が同時に押される。

これらのスイッチからの反転出力は、論理「１」であり
、ゲート５６４に加えられる。

ゲート５７７も又、論理「１」を検知し、ゲート５７８
及び５８０を含むラッチへインバータを介して送る。

ゲート５７８の入力は、カウンタ段６１２を含む５ビッ
ト時間遅延カウンタへ接続される。

スイッチ４７０及び４７２が押されたことにより、ラッ
チゲート５７８の出力が「０」でなければ論理「０」が
シャント線に加えられる。

同調モード制御カウンタ４６８は、スイッチ４７０及び
４７２が短時間押されるまでは、ゲート５７８につなが
れた蚕線にクリアをかけることにより全部ｒＯＪにはな
らない。

所定の時間間隔の後、ゲート５７８の入力は、論理「Ｏ
」になり、それによってゲート５７８の出力は論理「１
」になる。

ここで、ゲート５７４の入力条件が満足され、シャント
が可能になる。

ゲート５７８及び５８０を含むラッチは、スイッチ４７
０及び４７２からの信号をディバウンス（ｄｅｂｏｕｎ
ｃｅ ）する。

スイッチ４７０及び４７２からの出力は、ゲート５７７
によって感知される。

これらスイッチのいずれか一方又は双方が接地に復帰す
るとき、ゲート５７７の出力には論理「１」が現われる
。

この出力は、ラッチのゲート５８０をリセットさせるべ
く反転され、それによって、ゲート５６４から論理「１
」を除去する。

このサイクルは、次の動作サイクル中に再び開始される
必要がある。

カウンタ段６１２は、粗同調モードへ入る前に微同調モ
ードを延長する。

ゲート５９６は、それによって加えられるフィードバッ
クのゆえに８秒の時間間隔の後にカウンタが高速モード
で計数動作を維持することを要求する。

ゲート６００〜６０４は、ＵＨＦ及びＶＨＦのモードに
対して異なる高速及び低速同調速度を生じさせる。

第１５図及び第１６ａ、第１６ｂ図に示す回路の動作は
、第１７図に示す波形を参照することによりさらにわか
りやすくなる。

第１７ａ図は、スイッチ４７０又は４７２の１つを押し
たことを示す。

第１７ｂ図の波形は、ＮＡＮＤゲート５６６から発生さ
れＤフリップフロップ５７０に加えられるフリークロッ
ク信号を示す。

第１７ｃ図の波形は、Ｄフリップフロップ５７０のＱ出
力を示す。

第１７ｄ図に示す状態図は、同調プログラム発生器４６
８における４つのカウンタ段５７１を含むプログラムカ
ウンタの状態を例示している。

第１７ｅ図の波形は、Ｄフリップフロップ５７０をクリ
アするため加えられるＤフリップフロップ５７１のＱ出
力を含んでいる。

第１７ｆ図の波形は、ＮＡＮＤゲート５７２の出力によ
って発生され、アップダウンカウンタ４５６のローディ
ングを制御するために使用されるロードアップダウン信
号を示す。

第１７ｇ図の波形は、カウンタ４５６ヘクロツク線を介
して加えられるＮＡＮＤゲート５７３の出力を示す。

第１７ｈ図に示す波形は、ＲＡＭに書込みを指令するた
めデータ多重化ゲート５１６及び５１８ヘゲート５７４
から加えられるＲＡＭ書込信号を示す。

正規の動作において、シャント４５４は開いており、カ
ウンタ４５６は連続的にロードされ、ＲＡＭ５Ｑ４は連
続的に読まれている。

第１７ｈ図に示すように書込信号が発生されると、シャ
ントが制御され、ロードは不能にされる。

要求されるカウントアツプ又はダウンの信号が発生され
、同調プログラム発生器４６８によりＲＡＭ書込み読出
可能、ロード可能の信号が発生される。

第１７ａ図の波形がボタン４７０又は４７２の１つの抑
圧により高レベルになり、且つ第１７ｂ図に示すフリー
クロック信号が高レベルになると第１７ｂ図の波形の前
縁が第１７ ａ図のデータをフリップフロップ５７０の
Ｑ出力へ転送する。

第１７ｃ図に示す遷移時間Ｔ１の後、データ移送のため
の時間が始まる。

第１７ｄ図の状態図を参照すると、プリセット中は、最
初の３つのフリップフロップ５７１が状態７に示す如く
高レベルに保持される。

第１７ｄ図に示すように、時間間隔Ｔ２の後フリップフ
ロップの動作を可能にするため、次の印加された５ ０
０ ＫＨｚのクロックが状態０への状態遷移を起させる
。

第１７ｆ図を参照すると、状態７が、ＲＡＭをアップダ
ウンカウンタから分離するため高レベルになるゲート５
７２によってデコードされる。

プリセットカウンタはもはや並列ローディングせず、ク
ロック信号を受入れる状態にある。

ここでゲート５７３により状態１がデコードされ、アッ
プダウンカウンタはデータでクロック操作される。

第１７ｄ図に示す状態１，２，３，４は、カウンタに対
してリプル時間を与えるためにスキップされ、状態５が
、ＲＡＭに対する書込命令を実行するためゲー）５７４
（第１７ｈ図）によりデコードされる。

状態６はディバウンス保護を与えるためデコードされな
い。

回路が状態７に入ると直ちに、ゲート５７２が低レベル
になり、ゲート５７２の反転出力は高レベルになる。

第１７ｅ図を参照するに、最後のフリップフロップ５７
１は高レベルであった。

Ｔ３の時間遅延の後、最後のフリップフロップ５７１の
出力は、ゲート５７２からの反転出力のために低レベル
になる。

このため、フリップフロップ５７０はＴ４の時間遅延の
後に低レベルの出力を与える。

この出力は、残りのフリップフロップをプリセットする
ため利用される。

ここで、その出力が低レベルであった最後のフリップフ
ロップ５７１は、Ｔ。

の時間間隔の後高レベルになる。

このため、フリップフロップ５７０からクリア信号が除
かれ、回路状態は最初の状態に復帰する。

操作員がその指をなおもボタン４７０又は４７２の１つ
にのせていると、第１７ｂ図に示すクロックが高レベル
になる次の回には、全サイクルが反復される。

操作員がその指をボタン４７０又は４７２から除去する
と、テレビジョンセットは微同調され、４つの段５７１
を含むカウンタは状態７にとどまる。

チャンネルスキップ動作中においては、ゲート６２４か
らの「０」に応じて論理「１」がフリップフロップ６２
６の見出力に加えられるときは常に、Ｄフリップフロッ
プが３２Ｈｚのクロック信号によりその前縁において線
６１８からクロック操作される。

Ｄフリップフロップ６２６の見出力は、クロッグ信号の
前縁及びゲート６２４からのデータを伴なう。

Ｄフリップフロップ６２６の出力はゲート６２２におい
てゲート６２０の出力とＮＡＮＤ 演算され、所望の
出力波形を与えるよう反転される。

この結果得られる出力は、負方向に向うせまいパルスを
含んでおり、このパルスは、ＲＡＭを処理させるため遅
延され、それによって回路がプログラムカウンタを変え
るための時間を与える。

第１６図に示す回路の残りの動作は、第１３及び第１５
図に関して前述したところから明らかである。

１６チヤンネル同調装置のためのネオンディスプレイ装
置 第１８図は、先に第７図に示したネオンディスプレイ制
御回路１０４及びネオンディスプレイマトリクス１３４
を詳細に示すものである。

ネオンディスプレイ装置が１６チヤンネルよりも多いか
又は少ないチャンネル容量の同調装置に対して利用でき
るとは明らかであろう。

アドレス発生器９２からの４ビツトアドレスコードは入
力Ａ−Ｄに加えられる。

入力Ａ及びＢは、２−４線デコーダ６５０に加えられ、
このデコーダの出力は、先に第７図に示した４個のトラ
ンジスタ１３０のベースに加えられる。

トランジスタ１３０のコレク夕は、４本の水平線６５２
〜６５８に接続される。

抵抗６６０が、例えば２００Ｖの高電圧を受取る負荷抵
抗６６２に接続される。

アドレス発生器９２からのアドレスビットＣ及びＤは、
３−５線デコーダ６６４に加えられ、このデコーダは、
２−４線デコーダとして使用しうるものであって、その
出力は、マトリクスアレイを形成するためリード６５２
〜６５８に交差する４本のリード６６６．６６８，６７
０及び６７２に加えられる。

１６個のネオン管６７４は、図示の如くリードに相互接
続される。

先に述べたように、第８図に示した回路のピンＡ−Ｄに
加わるアドレスは、マトリクスアレイ９０におけるブツ
シュボタンスイッチの１つを押すことにより選択される
チャンネルに対応するネオン管６７４の選択された１つ
のものを点灯させる。

類似のネオンディスプレイ装置は、デコーダ６６４を３
−５線デコーダに変え且つ４個の追加のネオン管を付加
することにより先に述べた２０チヤンネル装置に対して
利用しうろことがわかる。

また、第１８図に示す回路の利点は、その回路が、集積
化論理技術にしたがって製作される単一の１４ピン半導
体チップに組入れられうることにある。

２０アドレス装置が望まれる場合には、入力Ｅ及び出力
網７３を使用できる。

２桁７素子型２０チヤンネルデイスプレイ装置第１９図
を参照すると、先に第８図に示したディスプレイメモリ
１４５が、第１４図に示したアドレス発生器からの５つ
のデジタルバイナリメモリアドレス入力を受信する５つ
のピン７００をそなえている。

アドレス入力は、５−２０線アドレスデコーダ７０２に
印加され、このデコーダは、入力をデコードして、１２
のデコードアドレスを、１２ワード７ビツトのリードオ
ンリメモリ（ＲＯＭ’）７０４に加える。

ＲＯＭ７０４は一定のｖＨＦチャンネルコード信号を記
憶しており、書込能力を要しない。

デコーダ７０２はまた、８ワードを８ワード７ビツトラ
ンダムアクセスメモリ（ＲＡＭ）７０６へ加える。

ＲＡＭ７０６は、異なるＵＨＦチャンネルを示す８つの
異なるワードを記憶することを要求され、従って、読出
及び書込能力を要する。

読出及び書込能力は、プログラミング制御装置７１０に
より読出し及び書込みが制御される入出力多重化装置７
０８により与えられる。

プログラミング制御装置７１０は、２Ｈｚのクロック信
号を７ビツトＢＣＤカウンタ７１２へ発生し、このカウ
ンタは、多重化装置７０８を駆動する。

制御装置７１０は、チャンネル番号進めボタン７１１の
操作に応答して、ＲＡＭ７０６内に記憶されたワードを
所望の番号へ選択的に進め、所望のＵＨＦチャンネルを
行わせる。

ＲＯＭ７０４又はＲＡＭ７０６からの７ビツト出力は、
１加算ＵＨＦ回路７１６及び４加算ＵＨＦ回路に送られ
、これらの回路は、表示時間多重化装置７２０へ信号を
発生する。

回路に対するクロック信号は１３０Ｈｚの発振器７２２
により発生され、この発振器は、クロック信号を２除算
回路７２４及び３２除算回路７２６へ加える。

２除算回路の出力は、先に第８図に示した７素子デコー
ダチツプ１４２のピン７３０へ桁選択出力信号として加
えられる。

表示時間多重化装置７２０からの出力は、デコード用マ
トリクス７３６の入力へインバータ７３２及び７３４を
介して加えられる。

マトリクス７３６は、信号Ａ−Ｄを１０個のＮＡＮＤゲ
ート７３８の選択された入力に加える。

ゲート７３８の出力は、１０桁を示し、接続マトリクス
７４０を介して加えられ、それにより桁信号の選択され
たグループが７つのＮＡＮＤゲート７４２の入力に加え
られるようになる。

ゲート７４２の出力は、第８図に示す７素子デイスプレ
イ装置１４４を駆動するための７素子駆動信号を発生さ
せるため、駆動回路７４３を介してピン７４４へ加えら
れる。

ピン７３０に加えられた桁選択出力信号は、２つの桁表
示のうちのいずれのものが作動されるべきかを選択する
ように相駆動信号を発生させるため、反転され且つ駆動
回路７４８を介して加えられる。

一般に、駆動回路７４３の出力には、コレクタ開放の飽
和型ＮＰＮトランジスタが接続される。

ディスプレイ装置１４４を適正に駆動するため、駆動回
路７４８の出力には、大きな飽和型ラテラルＰＮＰ ）
ランジスタが接続される。

第１９図に示す回路の動作において、ピン７００にはバ
イナリメモリアドレス入力が加えられ、ＲＯＭ７０４も
しくはＲＡＭ７０６のいずれかに記憶された２０ワード
のうちの１つを選択する。

ＲＡＭ７０６をプログラムするためには、チャンネル番
号進めボタン７１１が押される。

このようにして、読出又は書込制御信号がプログラミン
グ制御装置７１０から発生される。

７ビツトＢＣＤカウンタ７１２は、多重化装置７０８に
対する位置００・・・・・・７９を段階的に走査し、デ
ータとしてＲＡＭ７０６中へ加入させる。

ＲＡＭ７０６は、８０をこえるＵＨＦチャンネル番号を
記憶しなければならないので、通常、８ビツトのＲＡＭ
を必要とする。

しかしながら、この場合、ＵＨＦチャンネルは番号が１
４より大きいことが認められる。

従って、Ｏから７０までのワードのみが、ＲＡＭ７０６
中に記憶され、１４は、１加算及び４加算回路７１６及
び７１８によって記憶ワードに加算される。

それゆえ、７ビツトのＲＡＭを必要とする。

時間多重化装置７２０は、１０の単位の４ビットＢＣＤ
番号をデコード回路に加え、この回路は、データを７素
子フオーマツトに変換する。

データについで、発光ダイオードディスプレイ１４４を
駆動するため増幅される。

以上のように、本発明は、改良されたテレビジョン同調
用固体装置を提供するものであることがわかる。

本発明の装置はモジュール形式のものであり、ディスプ
レイ又はチャンネル選択スイッチを、回路の残余の部分
に変更を加えることなく容易に交換しうるものである。

本発明の装置は、高価なポテンショメータやかさばった
印刷回路板による製作を要しない。

本発明は、テレビジョンセットの同調に関して詳述され
てきたけれども、本発明の回路がラジオ、ケーブルテレ
ビジョン等の他の放送受信機の同調のためにも有用なも
のであることは明らかであろう。

第１３図に示す回路は、帯域切換情報を与えるため２ビ
ツトワードのＲＡＭ記憶を要するものである。

この帯域切換情報が、回路の初期プログラミング動作中
の操作員によるスイッチ操作によってプログラムされる
ことは先に述べた通りである。

本発明の別の側面は、操作員によるかようなプログラミ
ングが不要な装置を提供することである。

かかる装置においては、第１５図に示す帯域切換回路４
８０の如き帯域切換論理回路が第１９図の回路に対して
、ＲＯＭ７０４及びＲＡＭ７０６の内容を検知するため
接続される。

このように、帯域切換論理回路は、バラクタダイオード
チューナに先に述べたように印加される帯域切換信号を
発生するためＲＯＭ７０４及びＲＡＭ７０６から発生さ
れた個別のアドレスの部分をデコードする。

論理回路は、ディスプレイメモリワードの１０のＢＣＤ
の２組を単純に比較する論理からなることができ、少な
くとも２つのＯＲゲート及びそれに接続されたＯＲゲー
トをそなえることができる。

本発明は特定の実施例に関して記載されたが、当業者に
は各種の改変が示唆されることがわかる。

特許請求の範囲に含まれるかような改変事項が本発明に
包含されるよう意図される。

【図面の簡単な説明】

第１図は、本発明の第１実施例による、順次アクセス遠
隔同調装置をそなえた照明感知ボタン付の１６チヤンネ
ル並列アクセス式テレビジョンチャンネル選択装置を示
す正面図、第２図は、照明チャンネルランプ付の２０チ
ャンネル順次アクセス式テレビジョンチャンネル選択装
置を例示する正面図、第３図は、ブツシュボタン及び隣
接の光源を有する２０チャンネル並列アクセス式チャン
ネル選択装置を例示する正面図、第４図は、照明タブデ
ィスプレイ装置を有する２０チャンネル並列アクセス式
チャンネル選択装置の別の実施例を示す正面図、第５図
は、２桁７素子の数字チャンネルディスプレイ装置を有
する順次アクセス式チャンネル選択装置を例示する正面
図、第６図は、２桁７素子のチャンネルディスプレイ装
置を有する２０チャンネル並列アクセス式チャンネル選
択装置を例示する正面図、第７図は、ネオン光照明によ
るタブディスプレイ装置を有する１６チヤンネル並列又
は順次アクセス式チャンネル選択装置を示すブロック図
、第８図は、２桁７素子デイスプレイ装置をもつ２０チ
ャンネル順次及び並列組合せアクセス式のチャンネル選
択装置を示すブロック図、第９図は、１６チヤンネル用
順次チャンネル選択回路のアドレス発生器を示す回路図
、第１０図は、第９図に示す回路のＡＦＣシーケンスカ
ウンタ及びその関連回路の状態図、第１１図は、第９図
の回路の動作を説明するための各部の波形図、第１２図
は、第９図の順次アクセス回路に関連して用いられる１
６チヤンネル並列アクセスアドレス発生器を示す回路図
、第１３図は、第９図の順次アクセスアドレス発生器及
び第１２図の並列アクセスアドレス発生器の両者ととも
に用いられる同調メモリを示すブロック図、第１４図は
、第８図に示す２０チヤンネルの順次アクセス及び並列
アクセス組合せ式のアドレス発生器を示す回路図、第１
５図は、第１４図の２０チヤンネル選択用アドレス発生
器とともに用いられる同調メモリのブロック図、第１６
ａ及び第１６ｂ図は、第１５図の同調メモリの回路図、
第１７図は、第１６図に示は同調メモリの各部の波形図
、第１８図は、第１図に示す１６チヤンネル選択回路の
ためのデコーダ及び駆動回路を示す回路図、第１９図は
、第８図に示す２０チヤンネル選択回路のためのディス
プレイメモリ及び７素子デコーダを示す回路図である。 １０・・・・・・テレビジョンセット、１４・・・・・
・制御パネル、９０，１４０．２４０．３６０・・・・
・・並列アクセス用スイッチアレイマトリクス、９４〜
１０１・・・・・・多線ブス、１０６，１５０，３６２
：１０８゜１６０．３６４・・・・・・順次アクセス用
アップ及びダウンスイッチ、１４４．３２２．４７０
： １１６゜３２４．４７２・・・・・・電圧プログラ
ミング用アップ及びダウンスイッチ。

Claims (1)

1. 【特許請求の範囲】 １ デジタル同調ワードおよびそれらに対応した帯域指
   示ワードを記憶するメモリと、 前記メモリに結合され、前記デジタル同調ワードおよび
   帯域指示ワードのうちの１つの選ばれたワードに対応す
   る周波数に放送受信機を同調させるための装置と、 前記メモリに結合され、前記メモリ内の前記デジタル同
   調ワードの変化を制御するためのプログラミング装置と
   、 前記プログラミング装置に結合され、少数のチャンネル
   をもつ帯域に対してよりも多数のチャンネルをもつ帯域
   に対して相対的に小さいクロックレートをもって前記デ
   ジタル同調ワードの変化を制御するクロック信号を発生
   するための速度匍脚装置、 とを有する、放送受信機同調装置。