JPS5835643A - 不定長命令のエラ−検出を行うデ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、オペランドのアドレッシングモードを指定す
るオペランド指定子が処理の種類およびオペランド数を
指定するオペコード部分から独立している不定長命令の
エラーを検出するデータ処理装置に関するものである。

オペランド指定子の長さは、アドレッシングモードに対
応して任意に変り、命令の長さが可変であることからこ
のような命令を可変長命令と呼ぶこともある。

「不定長命令」と「可変長命令」との間には特別の意味
上の差異はなく、「不定長命令」なる用語を「可変長命
令」なる用語に置き換えても同一の意味を持つ。しかし
、ここでは、便宜上、本願発明が扱う命令を不定長命令
、従来の命令を可変長命令と称している。

可変長のオペランド指定子を持つ命令体系として、公知
の代表的な２つの例を次に示す。

１つはバローズ社（Ｂｕｒｒｏｕｇｈｓ　Ｃｏｒｐｏｒ
ａｔｉｏｎ）の計算機Ｂ１７００をＣ０ＢＯＬ／ＲＰＧ
向きのアーキテクチャとした時の命令フォーマットであ
り、これは、［Ｂ１７００　　Ｃ０ＢＯＬ／ＲＰＧ−８
−Ｌａｎｇｕａｇｅ。

１０５８８２３−ｏｔｓ、ｃｏｐｙｒｉｇｈｔ　　１９
７３゜Ｂｕｒｒｏｕｇｈｓ　Ｃｏｒｐｏｒａｔｉｏｎ　
Ｊに示されている。

今１つの例は、ＤＥＣ社（］）ｉｇｉｔａｌ）ｉ：ｑｕ
ｉｐｍｅｎｔ　Ｃｏｒｐｏｒａｔｉｏｎ）のｇｔ算機Ｖ
ＡＸ１１／７８０　　のアーキテクチャが有する可変長
となるオペランド指定子を持つ命令体系であり、これは
、「ＶＡＸＩ　Ｉ　　Ａｒｃｈｉｔｅｃｔｕｒｅ　）（
ａｎｄｂｏｏｋ。

Ｃｏｐｙｒｉｇｈｔ　１９７９　ＪおよびＵＳ　Ｐ　Ａ
　４２３６２０６に示されている。

ここに示した従来の２つの命令体系では、オペランドの
形式、アドレッシングモードを指定する部分が、可変長
のオペランド指定子で規定され、オペコードから独立で
あるといった特徴がある。

しかしながら、従来の可変長命令では、処理するオペラ
ンドの数と、処理するオペランドのアドレッシングモー
ドを指定するオペランド指定子が１対１に対応づけられ
ており、例えば Ａ＋Ｂ４Ｂ Ａ十Ｂ＋Ｃ という２つの処理（オペレーション）に対し、２つのオ
ペコードを割当てる必要があった。

具体的には、後述するが、オペコードデコード手段がオ
ペランドの最終であることを示す信号を出力した時に、
終了フラッグのセットが検出されない場合当該命令をエ
ラーとして検出するようにしていることである。

以下、まず、本願発明の対象である不定長命令を扱うデ
ータ処理装置を図面を参照して詳細に説明する。

第１図は本発明が適用されるデータ処理システムの基本
的な概念図である。

メモリ装置１と、複数の中央処理装置２が共通バス３で
接続されており、共通バス３を介して相互の間の情報交
換が可能となっている。

メモリ装置１は、命令および命令が扱うオペランドを格
納するメモリ部１１と、この命令およびオペランドの読
み出し、書き込みを制御するメモリ制御部１２で構成さ
れ、メモリ部１１とメモリ制御部１２はメモリバス１３
で接続されている。

このような従来例にあっては、命令のエラー検出が困難
であった。

本発明の目的は、複数個の処理するオペランド数に対し
、オペランド指定子を共用できる不定長命令のエラー検
゛出能力を向上させたデータ処理装置を提供するにある
。

本発明の特徴は、オペランドのアドレッシングモードを
指定する各オペランド指定子にそれぞれオペランド指定
子の終了情報（以下フラッグと呼ぶ）を付加し、この終
了フラッグの内容と、オペコードが指示するオペランド
の数によりエラー検出を行うようにしていることである
。

つまり、Ａ十Ｂ−＋Ｂという処理では、２つのオペラン
ドを処理し、２つ目のオペランドに対しては、これを２
度使用するということを、オペコードで特別に規定する
必要があるからである。

もし、Ａ＋Ｂ−＋Ｂという処理で、オペランド数を３と
し、オペランド指定子を３つ用意すれば、Ａ十Ｂ−＋Ｂ
と、Ａ＋Ｂ−＋Ｃの区別を意識する必要はないが、”Ａ
＋Ｂ→Ｂの処理では、全く同一のオペランド指定子を２
つ設ける必要があシ、これは、オペランド指定子そのも
のが、複数バイト（一般に長いものは７バイト）′ｆｒ
とる時、メモリの実装効率を著しく低下し、好ましくな
い。

そもそも、Ａ＋Ｂ−）Ｂと、Ａ＋Ｂ−＋Ｃの処理を区別
することは、メモリの実装効率を高める為になされたも
のである。（Ａ十Ｂ→Ｂではオペランド指定子を２つで
済むようにした） このように、従来の方式では、同一のオペランドを複数
回使用する処理に対しては、他の同機能の処理と区別す
る必要があシ、オペコードで指定可能な処理数に制限が
あった。

尚Ａ十Ｂ−）Ｂという例で説明したカド、これはＡ−Ｂ
−＋Ｂという処理も同様であり、ＡとＢの演算をし、そ
の結果をＢに格納するという例の全てにいえることであ
る。一般にこれをＡ■Ｂ−＋Ｂと表現している。

メモリ装置１の動作については、特願昭５５−１６０７
５８号明細書に詳細に記載しているが、本発明の要部と
は直接関係ないので、この部分の詳細説間は省略する。

中央処理装置２は、共通バス３に複数台接続可能で（図
示では２台）、それぞれ、メモリ装置１よシ命令及びオ
ペランドをアクセスして順次命令の処理をしていく。

ここでは高速化のため、一度読み出された命令、オペラ
ンドをそれぞれコピーしている命令キヤツシユ２１（高
速バッファメモリ）およびオペランドキャシュ２２（高
速バッファメモリ）を有し、また命令のフェッチ、デコ
ード及びオペランドアドレス演算を行う■ユニット２３
と、オペランドの７エツチおよび命令の実行を行うＥユ
ニソＩｆ有し、それぞれがパイプライン処理を行う例を
示している。

このような、命令キャッシュ、オペランドキャッシュの
使い方、或いは、■ユニットとＥユニットがパイプライ
ン処理すること自体は公知である。

さて、第２図（Ａ＋は、中央処理装置２が扱う不定長命
令のフォーマントを示している。

１つの命令は、工ないし数バイトで構成されるオペレー
ションコード（コレｔｌ称、　オペ＝ｆｆ　−トと呼ば
れてい冬ｔｏｐと、終了フラッグＳを伴つ′ｆ？：、１
ないし複数バイトのオペランド指定子Ｏ８１゜０８２・
・・・・・Ｏ２０から構成されている。

オペコードＯＰでは、その命令の処理内容（処理の種類
）、処理に必要なオペランドの数およびオペランドの属
性、（データ長、リード／ライトの区別、データタイプ
：固定小数点／浮動小数点・・・・・・等）が示される
。

オペコードＯＰの後には、当該オペコードＯＰで示され
るオペランドの数取下のオペランド指定子（０８１，０
８２・・・・・・）が示されていて、１つの命令（正式
には命令語：インストラクション・ワード）が構成され
る。

オペランド指定子は、該当命令で使用されるオペランド
の順番に並んでいて、最後のオペランド指定子のみ、終
了フラッグＳが「１」にセットされている。もし、オペ
ランド指定子の数が、オペコードＯＰで指定されるオペ
ランド数よシ少ない場合は、最後のオペランド指定子に
対応するオペランドが繰返し、使用される。

同一のオペランドを繰返し使用するには、いろいろな実
現方法があるが、最も望ましい方法は、最後のオペラン
ド指定子を繰返し使用することであろう。この点につい
ては後で詳細に述べる。

オペコードＯＰで指定するオペランド数と・オペランド
指定子の数が不一致の例を次に説明する。

例えば、オペコードＯＰが加算処理の場合、そのファン
クションは、 Ａ十Ｂ−＋Ｃ で、３つのオペランドを必要とするが、オペランド指定
子が１つの場合は、 Ａ＋Ａ→Ａ ２つの場合は、 Ａ＋Ｂ→Ｂ という処理が、同一のオペコードで可能となる。

オペランド指定子の具体的な例を第２図（Ｂ）に示して
いる。

ここでは、屋１〜屋２４の例を示踵そのフォーマットと
、これに対応するオペランドを１対１対応で示している
。

第一図（Ｂ）において、オペランドの（）は、（）内の
値をアドレスとし次メモリの内容であることを示してい
る。

また、フォーマット中、ＤＩＳＰは、変位を、Ｉ　Ｍは
イミーデイエット（データ直接）を示し、添字はその大
きさをビット数で示している。

更に、Ｒｘはインデックスレジスタ、Ｒｎはジェネラル
レジスタを示し、Ｌはオペランドの大きさをバイト単位
で示したものである。

第２図（Ｂ）において、そのフォーマットとオペランド
の関係は、成程度理解できると思われるが、以下、簡単
に説明する。

Ａ　ｌ　ｆｄ　、レジスタ直接のアドレス指定で、几。

で示されるジェネラルレジスタそのものが、直接オペラ
ンドとなるものである。

Ａ２以下は〜全て、メモリをオペランドとするもので、
そのアドレス計算がオペランドの欄に示された形で行な
われる。

扁２は、間接アドレス指定で、Ｒ１１で示されるジェネ
ラルレジスタの内容がオペランドのアドレスとなるもの
である。

４３．５．７では、Ｒａで示されるジェネラルレジスタ
の内容に、ＤＩＳＰで示される値が加算されて、これが
オペランドのアドレスになっている。

Ａｓ、６．８では、扁３，５．７で求められたアドレス
のメモリの内容が、オペランドのアドレスとなるもので
ある。

屋９〜１１は、イミーディエットデータで、Ｉ　Ｍ＋　
、Ｉ　Ｍ＋ａ　−Ｉ　Ｍ３２の値そのものがオペランド
となっている。

ＡＩ２〜１７は、ジェネラルレジスタＲ，の代Ｖ）　Ｋ
　７’　ｏ　り５ムカウンタＰｃが使用されることが、
扁３〜８とは異なるだけである。ＰＣは、デコードする
オペランド指定子の次のアドレスを保持している。

４１８〜２４は、扁３〜８にさらにインデックレジスタ
Ｒ８の値が加算されることが異なり、またインデックス
レジスタＲ１のｆ直は、オペランドのデータ長り分乗算
され比値が加算される。

これは、データ長にかかわらず、インデックスレジスタ
ル工の値を、先頭からの変位としてセットできるように
するため必要となる処理である。

つまり、Ｌ（データ長を示す＞７Ｆｒ：乗算することに
より、インデックスレジスタＲ０は、データ長にかかわ
らず、先頭から何番目のデータであるかを示す値を入れ
ておけばよいことになる。

例えば、インデックスレジスタＲ８に「１０」が入って
いると、これは先頭から１０番目のデータで、そのアド
レスは、バイトの場合は１０を加算（Ｌ＝１１、ワード
の場合は２０を加算（Ｌ＝２）、ロングワード責Ｌｏｎ
ｇ　Ｗｏｒｄ　）　　では４０を自動的に加算しくＬ二
４）、ユーザはデータ長にかかわらず、インデックスレ
ジスタＲ，の値をセットできる。

第３図は、第１図の中央処理装置２のよシ具体的なブロ
ック構成図である。

第１図におけるエユニット２３は、第３図において、命
令フエツチュニツ）　（ＩＦＵ）２５．アライナ（ＡＬ
ＩＧ＞　２６、デコードユニット（ＤＵ）２７およびア
ドレス計算ユニット（ＡＵ）２８部分がこれに対応し、
Ｅユニット２４にはオペランドフェッチユニット（ＯＦ
Ｕ）　２９　、実行ユニット（ＥＵ）３０が対応してい
る。第１図では、■ユニット２３とＥユニット２４がパ
イプライ／処理を行う旨述べたが、それぞれのユニット
は第３図に示すように更に命令フェッチユニットＩＦＵ
２５、デコードユニットＩ）Ｕ２７、アドレス計算ユニ
ットＡＵ２８、オペランドフェッチユニットＯＦ’［Ｊ
２９、実行ユニット３０に分割され、それぞれがパイプ
ライン処理をする例を示している。

しかしながら、本願発明の要旨は、このようなパイプラ
イン処理そのものとは直接関係ないので、パイプライン
処理については詳細な説明は省略している。尚、パイプ
ライン処理そのものは周知であるが、Ｕ、ＳＦ３，０２
５，７７１号には、パイプライ／高速信号プロセッサが
示されている。

ところで、第３図において、命令フェッチユニット２５
は、命令を先行してフェッチするためのプログラムカウ
ンタ５０を有し、命令キャッシュ２１よシ次に実行され
るであろう命令を先行して読み出す処理全行なっている
。

アドレスライン１００によシ、読み出したいアドレスが
命令キャッシュ２１に送られ対応する命令４バイト分が
データライン１０１により命令フエソチュソ）ＩＦＵ２
５に送出される。

命令キヤツシユ２１に、対応する命令がなかった場合は
〜共通バス３を介して、メモリ１から該描の命令を読み
比し、この命令は命令キャッシュ２１にストアされる。

キヤツシユの動作は周知であり一例えば、「ＡＱｕｉｄ
ｅ　ｔｏ　ｔｈｅ　ＩＢＭＳｙｓｔｅｍ／３７０　Ｍｏ
ｄｅｌ　　１６８Ｊに示されている。

命令４バイト分が命令フェッチユニット２５に送出され
ると、プログラムカウンタ５ｏはプラス４（＋４．）さ
れ、次の命令の送出要求を命令キャッシュ２１に出力す
る。

この動作は、命令フェッチユニットエＦＵ２５内にある
バッファ（図示せず）が満杯になるまで続けられる。

命令フェッチユニット■ＦＵ２５からは、バス１０３を
介して、あらかじめ読み出しておいた命令がアライナ（
ＡＬＩＧ）２６に送出される。

アライナ２６は、デコードユニットＤＵ２７からの信号
線１０２に指示されたバイト数だけシフト処理を行い、
バス１０４に該当の命令を送出する。

信号線１０２゛の値を適当に操作することで、ノ（ス１
０４には第５図に示すように、命令の第１オベラ／ド指
定子処理時には、左端にオペコードＯＰが、続いて第１
番目のオペランド指定子が並ぶように、２番目以降のオ
ペランド指定子処理時く説明する。

デコードユニット（ＤＵ）２７は、アライナ２６（ＡＬ
ＩＧ）よシ送出されたオペコード及びオペランド指定子
をデコードして、アドレス計算ユニットＡＵ２８へ下記
の情報を送る。

（１）　　バス１０５を介してアドレツンングモードを
送る。

アトレッジフグモードには、先に説明の如ぐ、次の（ａ
）〜（ｈ）があり、このうち１つが指定される。

（ａ）：レジスタ直接　・・・・・・　屋１Φ）：Ｒユ
　・・・・・・　Ａ２ （Ｃ）：　Ｒ，＋ＤＩＳＰタイプ　・・・・・・　Ａ３
，５．７（ｄ）：　Ｒ，＋ＤＩＳＰインダイレクトタイ
プ　・・・・・・屋４，６．８ （ｅ）：イミーデイエ多ト　・・Ｊ・・・　屋９，１０
，１１（ｆ）：ＰＣ＋ＤＩＳＰタイプ・・・扁１２．１
４，１６億）：　ＰＣ＋ＤＩＳＰインダイレクトタイプ
　・・・・・・Ａｌ１，１５．１７ （ｈ）　：　（ｂ）〜（ｄ）でインデックス付タイプ　
・・・・−・４１８〜２４ 尚屋１〜扁２４は第２図（Ｂ）に示すオペランド指定子
フォーマットの４１〜２４に対応している。

（２）バス１０６を介して、ＤＩＳＰまたはイミーディ
エツ・トデータを３２ビツトで送る。

（３）バス１０７を介してジェネラルレジスタＲ１のア
ドレスを送る。

（４）パス１０８ｅ介り、てインデックスレジスタ几Ｒ
８のアドレス、 および （５）ハス１１６を介してアドレス演算に使用するプロ
グラムカウンタの値を送る。

アドレス計算ユニットＡＵ２８は、バス１０５によって
示されたアドレツンングモードに従い、上記（ａ）、　
（ｅ）以外の時は、オペランドのアドレス計算を行い、
バス１０９に計算後のアドレスを送出する。

一方、（ａ）の場合は、バス１０７の内容を、そのま＼
バス１１３に送出し、（ｅ）の場合はバス１０６の内容
にバス１０９に送出する。

オペランドフェッチユニット０ＦＵ２９は、上記（ａ）
、　（ｅ）以外の時は、送られたアドレスが示されてい
るバス１０９の内容を、バス１１０に送出し、オペラン
ドがリード時には、オペランドキャッシュ２２にリード
処理を要求する。

リードオペランドが、オペランドキャッシュ２２からバ
ス１１１に送出されると、オペランドフェッチユニット
０ＦＵ２９は、ノ；スｘ１２ｅｌ’ｉ’して実行二二ツ
）　Ｅｕ２Ｏに、読み出されたオペランドを送出し、ま
たオペランドがそろった旨を連絡する。

オペランドがライト時は、実行ユニットＥＵ３０からの
書き込みデータが、バス１１１に出力されるまで、オペ
ランドフェッチユニット０ＦＵ２９は、アドレスをバス
１１０に送出し続ける。

一方、上記（ａ）に対しては、オペランドフェッチユニ
ット０ＦＵ２９は、アドレス計算ユニットＡＵ２８より
送出されたレジスタアドレス１１３により、自身が有す
るジェネラルレジスタ（図示せず）のアクセスを行う。

（ａ）以外と異なるのは、メモリアクセスするか、レジ
スタをアクセスするかの差異のみである。

また、（ｅ）に対しては、バス１０９の内容をそのまま
バス１１１に送出し、実行ユニットＥＵ３０にオペラン
ドがそろった旨を連絡する。

また、実行ユニットＥＵ３０は、デコードユニットＤＵ
２７からオペコードパス１１４を介して送出されたマイ
クロプログラムの先頭アドレスを受信し、リード時は、
バス１１２のオペランドを用いて、ライト時は、オペラ
ンド（データ）をバス１１１に出力して順次、命令の処
理を行う。

また、命令が分岐命令の場合は、バス１１５を用いて、
新たなプログラムカウンタ値を命令フェッチユニットＩ
ＦＵ２５のプログラムカウンタ５０や、後述するデコー
ドユニットＤＵ２７内のＤＰレジスタ６９にセントする
と同時に、パイプライン処理で先行的に処理されていた
オペランドの各ユニットにおける処理結果をキャンセル
させる。

以上が、１つのオペランド指定子に対する処理の概略で
、各ユニット（２５〜３０）は、パイプライン処理で、
順次オペランド指定子の処理を並列に処理していく。

次に、本発明の要旨に関係するデコードユニット２７に
ついて、具体例を示し詳細に説明する。

第４図は、第３図に示すデコードユニッ）ＤＵ２７の具
体的な来施例を示すブロック図である。

ＤＰレジスタ６９は、デコードユニットＤＵ２７がデコ
ードする命令の先頭を示しており、第１番目のオペラン
ド指定子デコード時は、オペコードのアドレスを、第２
番目以下のデコード時は、該当オペランド指定子の先頭
−１のアドレスを示している。

上記アドレスは、バス１０２を介して第３図に示すアラ
イナＡＬＩＧ２６、命令フェッチユニットＩＦＵ２５に
送出されているため、バス１０４には、第５図に示すよ
うに、１バイト目には、第１オペランド指定子の読み出
しの場合は、（Ａ）に示すように、オペコードＯＰ１第
２オペランド指定子以下の読み出しの場合は、（Ｂ）に
示すように、ダミーのデータ、第２バイト目には、終了
フラッグＳを含んだオペランド指定子の先頭バイトが、
第３バイト目から第７バイト目には、オペランド指定子
のその他の情報が出力される。

バス２０４は、第何番目のオペランドの処理をしている
かを示す情報で、本情報が全オペランド処理終了を示し
ている時、バス１０４の第１バイトはオペコードレジス
タ６４にセットされる。

オペコードレジスタ６４の出力は、該当命令の実行ユニ
ットＥＵ３０のマイクロプログラムの先頭アドレスと求
めるオペコードデコードユニット６１と、該当命令のオ
ペランドに対する情報を有するオペランド情報ＲＯＭ６
３に送られる。

ＲＯＭ６１の出力結果２０１は先頭アドレスレジスタ６
２にセットされ、オペコードバス１１４ヲ介してｔ第１
オペランドがオペランドフェッチユニット０ＦＵ２９が
ら実行ユニットＥＵ３０に渡されるのに同期して、Ｅｕ
２Ｏに送出される。

ＲＯＭ６３は、例えば第６図に示す構成で、その中には
、第６図に示すような情報があらかじめ入力されておシ
、オペコードと第何番目のオペランドの処理であるかの
情報をアドレスとして読み出される。

すなわち、オペコードレジスタ６４に、第１バイト目が
セットされた時には、セレクタ５ＥＬ８１で、バス２０
０側が選ばれるため、オペコードをアドレスとして、そ
の第１オペランドに関する情報が読み田される。

読み出された情報としては、 （１）オペランドの属性、すなわち、リードオペランド
であるか、ライトオペランドであるかのｆｆＮＲ／Ｗや
、オペランドのデータ長Ｌ（バイト、ワード、ロングワ
ード）を示す情報、 （２）オペランドの最終であることを示すフラッグ、お
よび （３）同一命令の次オペランドの情報が入っているアド
レス、 がある。

（１）はバス１０５−１に出力され、アドレス計算ユニ
ソ）ＡＵ２８に出力され、また（２）は、バス２０３に
出力され、デコード処理終了バイト数検出器６５に送出
される。

また、（２）、　（３）の情報は、レジスタ８３にラッ
チされた後、バス２０４に出力され、次のオペランドを
読み出すアドレスとして使用される。

（２）の情報のラッチ情報が、セレクタ８１の選択端子
Ｓに入力されるため、（２）の情報がｕ１″の場合は、
オペコードレジスタ６４の内容（２００）が使用され　
Ｉｔ　Ｑ　７１の場合は（３）の情報が使用される。

一方、バス１０４の中で、終了フラッグＳを示す信号線
２０５は、デコード処理終了バイト数検出器６５に送出
される。

また、オペランド指定子の先頭７ビツトは、バス２０６
によシ、オペランド指定子デコーダ６６に送られる。７
ビツトの情報によりオペランド指定子のデコードを行う
が、その例を第７図により説明する。

來とえば、第２図（Ｂ）の＆３に示す（Ｒユ＋ＤＩ８Ｐ
ａ）のオペランド指定子が送られると、第７図（Ａ）の
ように上位７ピツトの中の更に３ビツトが０１０である
ことを検出して、下記情報が出力できる。

（１）２バイト長のオペランド指定子であること、（２
）バス２０８の内容をバス１０６へ出力する場合、ＤＩ
ＳＰの桁合せを行うため３バイトの右シフトが必要であ
ること、 （３）　　ＤＩＳＰ値として４バイト化を図るため、上
位３バイトについてはＪ）ＩＳＰ、の最上位ビットを符
号拡張して出力すること、 （４）　　Ｒ，＋ＤＩＳＰでもってオペランドのアドレ
スが計算できること、 （５］　　Ｒｏの情報は１バイト目の下位４ビツトに存
在すること、 の５つである。同様に、第２図（Ｂ）のＡｉ、　７の（
Ｒ，＋ＤＩ　ＳＰ　３２　）が送られてくると、第７図
（Ｂ）に示すように上位７ピツトが１１１０１１０であ
ることを検出して、下記情報が出力できる。

（１）６バイト長のオペランド指定子であること、（２
）バス２０８の内容をバス１０６へ出力する場合、ＤＩ
ＳＰの桁合せを行うため１バイト左ソフトが必要である
こと、 ｆ３）　　Ｄ　Ｉ　Ｓ　Ｐは３２ビツト全てが指定され
ているためそのまま出力しなければならないこと、（４
）　　ＲＩｌ＋Ｉ）ＩＳＰでもってオペランドのアドレ
スが計算できること、 （５１Ｒ，の情報は、オペランド指定子の２バイト目の
下位４ビツトに存在すること、 の５つである。

以上２つの例につき示したがこれらをまとめてみると次
のようになる。

オペランド指定子デコーダ６６は、送られてきたオペラ
ンド指定子をデコードし、次にあげる情報をそれぞれ出
力する。

（１）バス２１５へは、オペランド指定子の長さをバイ
ト単位で出力する。例えば、第２図［Ｆ］）のＡ３のオ
ペランド指定子で、（Ｒ−＋ＤＩＳＰｇ　）のオペラン
ド指定子が送られてきた時は、パ２″′を出力する。

（２）ハス２１１へハ、ティスプレースメント（ＤＩＳ
Ｐ）／イミーディエット（ＩＭ＞データ用アライナ６７
に対するソフトバイト数を出力する。

例えば、（Ｒ，＋ＤＩＳＰｓ）のオペランド指定子の場
合は、第７図（Ａｌに示した如く３バイト右ソフトを、
（Ｒ−＋ＤＩＳＰ３２　）の場合は、第７図（Ｂ）に示
した如く１バイト左シフトを指示する。

（３）バス２１２へは、アライナ６７に対するマ？ スフバイトの指示データを出力する。

これは、アライナ６７に対し、バス１０６に出力する４
バイトのデータ中、上位２バイト、又は３バイトのマス
ク？指示することで、１バイトや゛２バイトのＤＩＳＰ
、ＩＭ情報の符号拡張による４バイト化を図るためのも
のである。

１例えば、ＤＩＳＰ、の時には、第７図（Ａ）に示す如
く３バイトシフ）、Ｉ）ＩＳＰ、２の時は第７図（Ｂ）
の如く前にｒ−Ｒ，Ｊという余分な１バイトがあるため
、１バイト左シフトする。

これは、ＤＩＳＰ、の時、上３バイトにはＤＩＳＰｓの
符号ピットを拡張して入れておかないと、３２ビツトの
正常なアドレス計算ができないからである。（バス２１
２はその指定のためのもの） （４）　　バＸ１０５−２へはアドレッシングモードを
出力し、これによってアドレス計ｘユニッ）ＡＵ２８の
動作モードを指示する。

アドレッシングモードについては、第３図のアドレス計
算ユニットＡＵ２８の説明に関連して、（ａ）〜（ｈ）
の８つのモードがあることを既に説明した。

（５）　　バス２１６へはジェネラルレジスタＲ，の存
在する位置が、１バイト目か２バイト目かを示す情報を
出力する。

（Ｒ，＋ＤＩＳＰ８）時は１バイト目、（Ｒ。

＋　Ｄ　Ｉ　Ｓ　Ｐ　ｓ　２　）時は２バイト目が指示
される。

一方、バス１０８へは、オペランド指定子の中のインデ
ックスレジスタＲ工の部分を出力する。

また、セレクタ６８は、信号２１６で指定されたジェネ
ラルレジスタＲ１の存在する位置（１バイト目か２バイ
ト目かの信号）によって、Ｒｎに対応する部分（バス２
０７の内容或いはバス２１０の内容）をバス１０７へ出
力する。

アライナ５７は、前述したように、オペランド指定子の
２バイト目から７バイト目までがバス２０８によって与
えられる次め、信号線２１１で与えられたシフト数だけ
シフト処理を行い、且つ信号線２１２で与えられたマス
ク部に対しては、符号の拡張を行い、バス１０６に４バ
イトのデータとして出力する。

これらは、第７図（Ａ）、（Ｂ）に示した通りである。

デコード処理終了バイト数検出器６５について説明する
。

この部分は、本発明になる不定長命令（Ｓピット付加し
たもの）を扱う場合の要部でもある。

デコード処理終了バイト数検出器６５には、前述した如
く、オペランド終了フラッグＥを示す信号線２ｏ３、オ
ペランド指定子のストップピットＳを示す信号線２０５
及びオペランド指定子のバイト数（Ｏ８Ｂ）を示す信号
線２１５の３つの信号線が入力されておシ、信号線２１
４へは、次のオペランド指定子のアドレスを示すため、
ＤＰ６９の加算値ＤＰＩＮＣｉ＋　ｔバイト単位で出力
する。

この場合のアルゴリズムは次の通シである。

Ｅ＝１であれば、 ＤＰＩＮＣＢ　＝　ＯＳ　Ｂ これ以外で、Ｓ＝Ｏであれば、 ＤＰＩＮＣｓ　＝　Ｏ８ｓ　−１ また、Ｓ−１であれば ＤＰ　Ｉ　ＮＣＢ　＝　０ すなわち、 （１）オペランドの終了フラッグＥが１″の場合は、該
当命令の処理は終了したため、次の命令の先頭をさすよ
うに、ＤＰレジスタ６９がオペランド指定子のバイト数
分（Ｏ８Ｂ）加算されるよう信号線２１４に出力される
。

（２）　　（１）でなく、また終了フラッグＳがセット
されていない場合は、次のオペランド指定子が１バイト
のダミーを先頭バイトにおいて、バス１０４に出力させ
るため、（オペランド指定子のバイト数：０８ｍ）−ｉ
の値が加算されるよう信号線２１４に出力される。

（３）　　（１）でなく、また終了フラッグＳがセット
されている場合は、ＤＰレジスタ６９が、そのま＼の（
嗅をとるよう、′０＃が出力される。これによって−同
一のオペランド指定子を、次のオペランドに対する処理
にも使用することになシ、同一のオペランドが繰返し使
用されることになる。

第８図は、デコード処理終了バイト数検出器６５におけ
る上記アルゴリズムを実現するハードウェア構成を示し
ている。

つまり、Ｅ＝１の場合は、出力ゲート３ｏ１が開き、バ
ス２１４にはバス２１５の内容ＯＳ　ｍが出力され、Ｅ
−０の時は、Ｓ＝Ｏのとき出カゲー）　３０３７５：開
き、０８Ｂ　　ｌ’ｅ出力し、またＳ＝１のとき出力ゲ
ー）３０２が開き　Ｉｔ　Ｑ　ｊｆｉが出力されるよう
になっている。

本発明においては、Ｅがａｔ　１７１の時、Ｓピットが
ｕ１″でなければ、オペランド数より多いオペランド指
定子が有ることを意味し、これをエラーとして検出しよ
うとするものである。第８図ではアンドゲート３０４が
オンとなシ信号１０５−３を出力し、アドレス計算ユニ
ットＡＵ２８に対し、該当エラー発生を連絡するように
なっている。

アドレス計算ユニットＡＵ２８では、信号１０５−３　
’！に以下（７）ユニット（オペランドフェッチユニッ
ト０ＦＵ２９）に連絡し、最終的に実行ユニソ）Ｅｕ２
Ｏにエラー発生が連絡されるようになっている。

尚第８図において、３０４，３０５はインバータ、３０
６，３０７はアンドゲート、３０８は減算器である。

加算器７１は、現在のＤＰレジスタ６９の値と、信号線
２１４の値を加算し、セレクタ７０を介して、ＤＰレジ
スタ６９にセットすることで次のオペランド指定子のア
ドレスをバス１０２に出力することが可能となる。これ
により、アライナＡＬＩＧ２６は、次のオペランド指定
子を第５図（Ａ）、（Ｂ）に示すフォーマットでノ（ス
１０４に出力できる。

一方、セレクタ７０によって、バス１１５の内容を選択
してＤＰレンスタ６９にセットすることで前述した分岐
命令におけるＤＰレジスタ６９の変更も可能となる。

尚加算器７２は、ＤＰレジスタ６９の値に、該当オペラ
ンド指定子の長さを示す信号線２１５の値（Ｏ８ａ）ｋ
加え、さらにキャリー人力″１”を加えることで、デコ
ードしているオペランド指定子の次のアドレスをバス１
１６に出力する。

アドレス計算ユニツ）ＡＵ２８は、バス１１６の内容を
アドレス計算に使用するプログラムカウンタＰＣの値と
して利用する。

オペランドの個数の合理性チェックを行うことに＾ よυ、エラー検出率を向上させることができる。

尚上記実施例においては、終了フラッグＳはオペランド
指定子の最上位ビットに付加されているが、必ずしもこ
の部分に限定する必要はなく、オペランド指定子のどこ
かに終了フラッグを設ければよい。

また、同一のオペランドを複数回繰返し、利用するのに
、上記実現例では、ＤＰレジスタ６９の内容を更新させ
ずに、同一のオペランド指定子を繰返しデコードするこ
とにょシこれを実現しているが、これ以外にもデコード
ユニットから実行ユニットＥＵ３０に特別な信号を送り
、先に求められたオペランドを繰返し利用するように指
示してもよい。

【図面の簡単な説明】

第１図は本発明が適用されるデータ処理ンステムの基本
的な概念図、第２図（Ａ＋、（Ｂ）は本発明に使用され
る不定長命令のフォーマット及び、オペランド指定子の
フォーマツ）ｆ示す図、第３図は第１図の中央処理装置
の具体的な一実施例ブロック構成図、第４図は、本発明
の要部である第３図のデコードユニットの具体的な一実
施例ブロック図、第５図は第４図の説明に用いられるオ
ペランド指定子のフォーマット、第６図は第４図のオペ
ランド情報ＲＯＭ６３の内容を説明するための説明図、
第７図は第４図のオペランド指定子デコーダ６６の動作
説明に用いる説明図、第８図は、第４図のデコード処理
終了バイト数検出器６５のハード構成を示す一実施例図
である。 ′　２７・・・デコードユニット、６１・・・オペコー
ドデコードユニット、６３・・・オペランドＩ報ＲＯＭ
。 ６５・・・デコード処理終了バイト数検出器、６６・・
・皐１０ ２２ 第　２０ （Ａ） １　′２　図 （３） 躬　３　　ｚ 島　５　口 （８）婁二■二丁＝二＝扉コ ′！Ｊ１Ｃ（２１ ２０４−２０３ 第　１　口 策　■ １０、！；−３ 第１頁の続き ０発　明　者　井手寿之 日立重大みか町５丁目２番１号 株式会社日立製作所大みか工場 内 ０発　明　者　加藤猛 日立重大みか町５丁目２番１号 株式会社日立製作所大みか工場 内 ０発　明　者　中西宏明 日立重大みか町５丁目２番１号 株式会社日立製作所大みか工場 内 ０発　明　者　河上哲也 日立市幸町３丁目２番１号日立 エンジニアリング株式会社内 ■出　願　人　日立エンジニアリング株式会社日立市幸
町３丁目２番１号

Claims (1)

【特許請求の範囲】
1. １、オペランドのアドレッシングモードラ指定するオペ
   ランド指定子が処理の種類およびオペランドの数を指定
   するオペコード部分から独立している命令を扱うデータ
   処理装置において、該命令は、少なくともオペランド指
   定子に対応して付加されたオペランド指定子の終了情報
   を含み、デコード手段は、少なくともオペコードデコー
   ド手段と、オペランド指定子デコード手段とオペランド
   指定子に付加された終了情報の検出を行う終了フラング
   検出手段を有し、該オペコードデコード手段が、当該命
   令の最後のオペランドであることを示す信号を出力した
   とき、該終了情報検出手段が終了情報のセットを検出し
   ない場合、当該命令をエラーとして検出するようにした
   ことを特徴とする不定長命令のエラー検出を行うデータ
   処理装置。