JPS5833292A - Liquid crystal display driving circuit - Google Patents
Liquid crystal display driving circuitInfo
- Publication number
- JPS5833292A JPS5833292A JP13153681A JP13153681A JPS5833292A JP S5833292 A JPS5833292 A JP S5833292A JP 13153681 A JP13153681 A JP 13153681A JP 13153681 A JP13153681 A JP 13153681A JP S5833292 A JPS5833292 A JP S5833292A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- crystal display
- drive
- memory area
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
本発明は、液晶表示装置駆動回路の改＆に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an improvement of a liquid crystal display device driving circuit.
液晶表示電卓等（Ｆ）ＯＭＯ８−Ｌ ８ Ｉ （Ｏｏｍ
ｐｌｅ−ｍｅｎｔａｒｙ ＭＯ８Ｌａｒｇｅ ８ｃａｌ
Ｉｏｔ＊ｇｒａｔ１ｏｎ）から構成されたような液晶
表示用駆動回路は、例えば、第１図に示すよ５ Ｋ、
ＲＡＭ （ＲａｎｄｏｍＡＣＣ＠ＩＩ Ｍｅｍｏｒｙ
） １ 、そのＲＡＭ１を制御するＲ ＯＭ （Ｒａｉ
ｄ ０ｎｌｙ Ｍｅｍｏｒｙ） ２．表示デコーダ３．
１［晶表示ｗ８の一グメントを駆動するための回路４．
バックプレートを駆動する斥めの回路５゜そのバックプ
レート回路５を制御するための制御用カウンタ６、液晶
駆動電Ｗ回路７等から構成される。前記ＲＡＭＩ内に表
示用データが格納され、この表示用データは表示デコー
ダ２でデコードされる。このデコード信号によりセグメ
ント回路４が制御される。−万パツクプレート回路５は
カウンタ６Ｉ／ｒよって制御される。従って液晶表示ｌ
Ｉ８は、前記セグメント回路４の出力及びパックプレー
ト回路Ｓの出力により駆動される。LCD display calculator, etc. (F) OMO8-L 8 I (Oom
ple-mentary MO8Large 8cal
For example, as shown in FIG.
RAM (RandomACC@II Memory
) 1, ROM (Rai
d 0nly Memory) 2. Display decoder 3.
1 [Circuit for driving one segment of crystal display w84.
A circuit 5 for driving the back plate is composed of a control counter 6 for controlling the back plate circuit 5, a liquid crystal drive power circuit 7, and the like. Display data is stored in the RAMI, and this display data is decoded by the display decoder 2. The segment circuit 4 is controlled by this decoded signal. - The 10,000 pack plate circuit 5 is controlled by a counter 6I/r. Therefore, the liquid crystal display
I8 is driven by the output of the segment circuit 4 and the output of the pack plate circuit S.
しかしながら、このような液晶表示駆動方式では、液晶
表示部８の駆動波形は、パックプレート回路５Ｆよりハ
ード的Ｋ１１ｉ足されてし壇５．そのため液晶の種類に
応じた異なる駆動波形が得難い等の欠点がある。However, in such a liquid crystal display driving method, the driving waveform of the liquid crystal display section 8 is a hardware K11i added from the pack plate circuit 5F. Therefore, there are drawbacks such as difficulty in obtaining different drive waveforms depending on the type of liquid crystal.
本発明は、前記欠点を除去するためになされたものであ
り、その特徴は、バックプレート駆動デー−メモリエリ
ア、セグメント駆動データメ層リエリア及び演算用デー
タメモリエリアを有するＲＡＭと、前記各メモリエリア
を制御する手段を備えたことにある。The present invention has been made to eliminate the above-mentioned drawbacks, and its features include a RAM having a back plate drive data memory area, a segment drive data memory area, and an arithmetic data memory area; The reason is that it has a means of control.
以下実施例により本発明な詳ｍＫｅｌ、明する。The details of the present invention will be explained below with reference to Examples.
纂２１Ｍは、本発明の一実施例の構成を示す図である。Argument 21M is a diagram showing the configuration of an embodiment of the present invention.
図中、１１はＲＡＭであり、そのメモリエリアはバック
プレート駆動データメモリエリア１１Ａ、セグメント駆
動データメモリエリアＩＩＢ及び演算用データメモリエ
リア１１０に分割されている。１２はＲＡＭＩＩのアド
レスをアクセスするデコーダであり、バッタプレート駆
動データメモリエリアＩｌＡ及びセグメント駆動データ
メモリエリアＩＩＢを駆動するための表示用デコーダ１
２Ａ、演算用データメモリエリア１１０を駆動するため
の演算用デコーダ１２Ｂからなって込る。１３は表示用
デコーダ１２Ａを制御するカウンタ、１４はカウンタ制
御回路、１５は演算用デコーダ１２Ｂ及びカウンタ制御
回路１４を制御するＲＯＭ、１６は液晶表示部、１７Ａ
、１７Ｂ・・・は排他的論理和回路、１８Ａ、１８Ｂ・
・・はインバータ、１９はＶ、、Ｖｙの電源パルスを発
生する電源パルス源であり、ｖＸ、ｖｙの電源パルスは
それぞれ２つのレベルを有するパルスである。In the figure, 11 is a RAM whose memory area is divided into a back plate drive data memory area 11A, a segment drive data memory area IIB, and a calculation data memory area 110. 12 is a decoder for accessing the address of RAMII, and a display decoder 1 for driving the batter plate drive data memory area IIA and the segment drive data memory area IIB.
2A, and a calculation decoder 12B for driving the calculation data memory area 110. 13 is a counter that controls the display decoder 12A; 14 is a counter control circuit; 15 is a ROM that controls the arithmetic decoder 12B and the counter control circuit 14; 16 is a liquid crystal display; 17A
, 17B... are exclusive OR circuits, 18A, 18B...
... is an inverter, 19 is a power pulse source that generates power pulses of V, , Vy, and the power pulses of vX and vy are pulses each having two levels.
第３■Ａ、 Ｂは、それぞれ液晶表示部のバックプレー
トの一実施例の構成及びそり駆動波形な示す図であり、
０．．０．．０．及びＯＳ 、ｏｔ。Part 3A and B are diagrams showing the configuration and warping drive waveform of an embodiment of the back plate of the liquid crystal display section, respectively;
0. ．． 0. ．． 0. and O.S., ot.
０−はバックプレートの各部片及び各部片の駆動Ｗｌ形
である。0- is each part of the back plate and the drive Wl type of each part.
薦４１ｇＡ、Ｂは、液晶表示部のセグメントの一実施例
の構成及びその駆動波形を示す図であり、−、ｂ、ｃ及
びａ’、 ｂ’、 ｃ’）！セグメントの各部片及
び各部片の駆動波形である。Recommendation 41gA and B are diagrams showing the structure of one embodiment of the segment of the liquid crystal display section and its driving waveform, and -, b, c and a', b', c')! These are each part of the segment and the drive waveform of each part.
菖５図は、表示用デコーダ制御用カウンタの出力信号の
波形を示す図であり、この出力信号はλ＠ 、ＡＩ 、
ＡＩの３個の信号から構成され、こ−れらを組合わせて
０〜５を表わす信号を４成するものである。Diagram 5 is a diagram showing the waveform of the output signal of the display decoder control counter, and this output signal is λ@, AI,
It is composed of three AI signals, which are combined to form four signals representing 0 to 5.
第６図は、ＲＡＭのバグクプレート駆動データメモリエ
リア１１人及びセグメント駆動データメモリエリアＩＩ
ＢＫ記憶されたデータの具体的な例を示す図であり、セ
グメント駆動データメモリエリアＩＩＢは表示用データ
が記憶されている。FIG. 6 shows 11 buggy plate drive data memory areas and segment drive data memory area II of RAM.
It is a diagram showing a specific example of data stored in BK, and display data is stored in segment drive data memory area IIB.
次に、本実施例の動作を説明する。Next, the operation of this embodiment will be explained.
ＲＯＭ１５からの命令でカウンタ制御回路１４からカウ
ンタ１３の制御信号φ。及び液晶表示部駆動回路の排他
的論理和回路１７Ａ、１７Ｂ・・・に入力する電源制御
信号φ、を出力する。この制御信号φＣＫ基づ論て動作
するカラン＃１３によりＲＡＭＩＩのアドレス走査信号
を発生し、このアドレス走査信号をデコーダ１２Ａでデ
コードしてＲＡＭＩＩのアドレスを走査し【所定のバッ
クプレート駆動データ及びセグメント駆動データを読み
出す。この読み出されたデータと前記電源制御信号φ、
は排他的論理和回路ｌフＡ、 ｌフＢ・・・で論理和
がとられ、その出力はインバー＃１８Ａ。A control signal φ for the counter 13 is sent from the counter control circuit 14 in response to a command from the ROM 15. and outputs a power supply control signal φ to be input to the exclusive OR circuits 17A, 17B, . . . of the liquid crystal display drive circuit. The address scanning signal of RAMII is generated by the callan #13 which operates based on this control signal φCK, and this address scanning signal is decoded by the decoder 12A to scan the address of RAMII. Read data. This read data and the power supply control signal φ,
are logically summed by exclusive OR circuits lfA, lfb..., and the output is invert #18A.
１８Ｂ・・・でインバートされて所定のバックプレート
及びセグメントが駆動される。18B... to drive a predetermined back plate and segment.
ここで、前記ＲＡＭＩＩのバックプレート駆動メモリエ
リア１１人のデータな他の駆動波形のデータに変え、Ｒ
ＯＭＩ！Ｓの命令により、カウンタ制御回路１４に表示
デシ−ティデータをセットすることにより１種々の表示
デ晶−テイの液晶に対応した波形の駆動信号が得られる
。Here, change the back plate drive memory area of RAM II to data of other drive waveforms such as the data of 11 people, and R
OMI! By setting display data in the counter control circuit 14 in accordance with the command S, drive signals having waveforms corresponding to liquid crystals of various display data types can be obtained.
以上説明したように、本発ＦｌｉＫよれば、バックプレ
ートもＦＬＡＭで制御できるよ５に構成し、ＲＯＭ命令
によりカウンタ制御を行いカウンタの動作の表示デー−
ティな変化できるようにし、ＲＡＭのバックプレート駆
動メモリエリアのデータを他の駆動波形のデータに変え
ることによって種々の表示デシ−ティの液晶に対応した
波形の駆動信号が容１１．に得られる。As explained above, according to the FliK of the present invention, the back plate is also configured to be able to be controlled by FLAM, and the counter is controlled by ROM instructions, and the display data of the counter operation is displayed.
By changing the data in the back plate drive memory area of the RAM to data of other drive waveforms, drive signals of waveforms corresponding to liquid crystals of various display digitities can be created. can be obtained.
第１１ＥＩは、従来の液晶表示用０ＭＯ８・ＬＳＩ駆動
回路の一例を示す図、第２図は、本発明の一実施例の構
成を示す図、第３図囚、 （ＢＸｔ、本実施例の液晶表
示部のバックプレートの動作を説明するための図、第４
図ＬＡ＞、 ＣＢ）は、本実施例の液晶表示部のセグメ
ントの動作を説明するための図、第１ｓｌ！ｇｌは、不
実施例のカウンタ出力の波形を示す図、第６図は、本実
施例のＲＡＭのバックプレート駆動波形及びセグメント
原動波形のデータ例を示す図である。
１１・・・ＲＡＭ、１２・・・デコーダ、１３・・・カ
ウンタ、１４・・・カウンタ制御回路、１５・・・ＲＯ
Ｍ。
１６・・・液晶表示部、１７人、１７Ｂ等・・・排他的
論理和回路、１８人、１８Ｂ等・・・インバータ、１９
・・・電源パルス源。
′＃、１図11EI is a diagram showing an example of a conventional 0MO8 LSI drive circuit for liquid crystal display, FIG. 2 is a diagram showing the configuration of an embodiment of the present invention, and FIG. Diagram 4 for explaining the operation of the back plate of the display unit
Figures LA>, CB) are diagrams for explaining the operation of the segments of the liquid crystal display section of this embodiment, and the first sl! gl is a diagram showing the waveform of the counter output of the non-embodiment, and FIG. 6 is a diagram showing data examples of the back plate drive waveform and segment drive waveform of the RAM of the present embodiment. 11...RAM, 12...decoder, 13...counter, 14...counter control circuit, 15...RO
M. 16...Liquid crystal display section, 17 people, 17B, etc....Exclusive OR circuit, 18 people, 18B, etc....Inverter, 19
...Power pulse source. '#, Figure 1
Claims (1)
動データメモリエリア及び演算用データメモリエリアを
有するＲＡＭと、前記各メモリエリアを制御する手段を
備えたことを特徴とする液晶表示装置駆動回路。1. A liquid crystal display device driving circuit comprising: a RAM having a back plate driving data memory area, a segment driving data memory area, and an arithmetic data memory area; and means for controlling each of the memory areas.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13153681A JPS5833292A (en) | 1981-08-24 | 1981-08-24 | Liquid crystal display driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13153681A JPS5833292A (en) | 1981-08-24 | 1981-08-24 | Liquid crystal display driving circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5833292A true JPS5833292A (en) | 1983-02-26 |
Family
ID=15060362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13153681A Pending JPS5833292A (en) | 1981-08-24 | 1981-08-24 | Liquid crystal display driving circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833292A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60159892A (en) * | 1984-01-31 | 1985-08-21 | 日本電気株式会社 | Flat display panel driving system |
| JPS60233692A (en) * | 1984-05-07 | 1985-11-20 | 株式会社 富士電機総合研究所 | Computer data display system |
-
1981
- 1981-08-24 JP JP13153681A patent/JPS5833292A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60159892A (en) * | 1984-01-31 | 1985-08-21 | 日本電気株式会社 | Flat display panel driving system |
| JPS60233692A (en) * | 1984-05-07 | 1985-11-20 | 株式会社 富士電機総合研究所 | Computer data display system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| ATE154454T1 (en) | DISPLAY SYSTEM | |
| US5218352A (en) | Liquid crystal display circuit | |
| JPS5833292A (en) | Liquid crystal display driving circuit | |
| RU95107683A (en) | REFLECTIVE DEVICE SCHEME AND METHOD FOR SEQUENTIAL DISPLAY OF THE SEQUENCE OF INFORMATION FRAMES OF THE IMAGE | |
| JPH0275623U (en) | ||
| JPS5833291A (en) | Liquid crystal display driving circuit | |
| JPH07181928A (en) | Dot lcd display system | |
| JPH0356928A (en) | Liquid crystal driving circuit | |
| JPS60189796A (en) | Display unit for controller | |
| JPH03202812A (en) | Liquid crystal display device | |
| JP3281806B2 (en) | Liquid crystal display | |
| JPS63267996A (en) | Liquid crystal display panel driving circuit | |
| JPS6012574A (en) | Liquid crystal electronic universal calendar | |
| JP2600170B2 (en) | Display control method | |
| JPS61133463A (en) | Electronic desk calculator | |
| JP2654565B2 (en) | Driving circuit of liquid crystal device using nonlinear resistive film | |
| KR0169363B1 (en) | Frequency two dividing circuit for the two port source driver integrated circuit | |
| JP2639986B2 (en) | Microcomputer display device | |
| JP2911485B2 (en) | Liquid crystal drive | |
| JPS6454485A (en) | Liquid crystal display device | |
| JPS63253396A (en) | Display device | |
| JPH0475623U (en) | ||
| JPS60120327A (en) | Liquid crystal driving system | |
| JPH05313127A (en) | Liquid crystal driving circuit | |
| JPS62280898A (en) | Interface circuit for color liquid crystal display unit |