JPS5830606B2 - キ−ボ−ド表示装置 - Google Patents

Description

【発明の詳細な説明】 本発明はキーボード表示装置に関する。

データがキーボード又は他の装置から入力され、記憶さ
れ且つ表示のリフレッシュの為に連続的に取り出される
。

今日のデータ処理関係の端末装置に於いては、データを
入力する為のキーボードと、キーボードから入力された
データ又は遠隔地の処理装置から若しくは他の端末装置
から転送されたデータを表示する為のディスプレイとを
備えた遠隔端末装置が必要とされている。

この様な端末装置の市場性はしばしば、コスト及び内蔵
する機能によって左右され、そしてこのコスト／機能の
比は論理構成要素の複雑性及びその使用数量に大きく依
存する。

Ｎキー−ｏツクアウト（Ｎ ｋｅｙ １ｏｃｋｏｕ
ｔ ）２キー・ロールオーバ（ｔｗｏ ｋｅｙ ｒ
ｏｌｌｏｖｅｒ ）、及び前縁／後縁のバウンス除去（
ｌｅａｄｉｎｇ ａｎｄｔｒａｉｌｉｎｇ ｅｄｇ
ｅ ｄｅｂｏｕｎｃｅ ）の如き種々のキーボード機
能は、ディスプレイ機能例えば最も新しく与えられた文
字が最も右側の位置に表示される様に入力データの右端
調整を行うディスプレイ機能などと同様、先行技術に於
いて知られている。

これらの機能を与えるための従来の回路は、バウンス保
護の為にキー接点上に積分器を有したり、或いはキー・
ロールオーバ保護の為のシフトレジスタ、表示ラリフレ
ッシュする為の他のシフトレジスタ等を含んでいる。

従って、当該技術分野では、種々のキーボード保護の特
徴及び充分な表示能力を与える事ができ、しかも効果的
な・・−ドウエア構成を取る事ができそして最適なコス
トを得る様に単一集積回路チップ上にパッケージできる
様な簡単な回路が要求されている。

本発明のデータ入力及びディスプレイ装置は複数個のア
ドレス可能なデータ記憶位置をもつランダム・アクセス
記憶装置（ＲＡＭ） を含む。

システム・クロックにより同期的に駆動されるディスプ
レイ・カウンタ手段が表示リフレッシュ・データを順番
に取り出す為に記憶位置をアドレスする。

キーボードの操作により若しくは遠隔地のデータソース
により非同期的に駆動されるロード・カウンタ手段が記
憶装置をアドレスしてこれにデータを貯蔵する。

記憶位置のアドレスはロード・カウンタ手段とディスプ
レイ・カウンタ手段との間で多重化され、且つシステム
・クロックとディスプレイ・カウンタとの間の同期関係
は文字データが記憶装置にロードされるのと非同期的に
されて（・る。

システム・クロックにより同期的に駆動される制御カウ
ンタ手段はマトリックス・キーボードのキー位置を走査
すると共に、取り出された表示リフレシュ・データを一
連の表示位置にゲートする為に解読される。

ＲＡＭ記憶装置及びロード・カウンタ手段が表示ゲート
動作と表示リフレシュ・データ取り出し動作とを同期化
させる為に初期設定に於いてリセツＩ・された時に制御
カウンタの内容が、補数化されてディスプレイ・カウン
タにロードされる。

制御カウンタの内容に対応するマトリックス位置の操作
キースイッチが検出されると、キー走査手段が制御カウ
ンタの内容をカウンタ・バッファ手段にロードする。

操作キースイッチが再度走査された時に制御カウンタの
内容とカウンタ・バッファ手段の内容とが等しげれば、
カウンタ・バッファの固溶はロード・カウンタ手段によ
りアドレスされた記憶位置にロードされる。

カウンタ・バッファはその中の内容と制御カウンタの内
容とが等しい場合、リセットされ、そして対応するキー
スイッチはもはや無関係にされる。

かくて、２キー・ロールオーバ、Ｎキー・ロックアウト
及び前縁／後縁のバウンス除去がカウンタ・バッファ手
段及びキー走査手段の協働作用によりなされる。

本発明の実施例に於いて、キーボードは４×４のマトリ
ックスに配列された１０個の数値キーと６＠の機能キー
で構成されていている。

成る数値キーが押されると、そのコードはＲＡＭバッフ
ァのキーボード部分に入力されると共に、ＲＡＭパン ソファの表示部分にも与えられ、デジタル・ディスプレ
イに表示される。

成る機能キーが押されると、そのコードはＲＡＭバッフ
ァのキーボード部分に与えられる。

更にデジタル・ディスプレイはクリアにされ得、そして
信号がホスト処理装置に転送される。

１個のキーが押された場合、そのコードはＲＡＭバッフ
ァのキーボード部分にロードされる。

２藺のキーが相次いで押され、押された順序と同一の順
序で放された場合は、１番目のキーが放された時に２番
目に押されたキーがＲＡＭバッファにロードされる。

ホスト装置との間に通信路が与えられると、端末制御ア
ダプタはＲＡＭバッファからホスト装置へキーボード文
字を転送する。

ＲＡＭバッファのキーボード部分がふさがっている場合
に更にキーが押されると、オーバフロー状態が生じ、そ
の結果がキーボードは電子的にロックされる。

°゛送りパキーが押されると通常、不使用状態の端末装
置からホスト装置にサービス要求が出される。

いくつかのキーが既に押されている場合、それらのキー
はＲＡＭバッファに記憶され、”送り″キーが押されて
その結果に関してホスト装置から応答がないうちはホス
ト装置に転送されない。

本発明の実施例に於いて、デジタル・ディスフレイ装置
は水平に配列された８＠の７セグメント発生ダイオード
で形成されうる。

ディスプレイはＲＡＭの一部分をリフレッシュ・バッフ
ァとして用いて、ストローブ（多重化）モードで動作さ
れる。

数値キーから入力されるデータはキーボード・バッファ
と同じ順序でデジタル・ディスプレイ・バッファにロー
ドされる。

ディスプレイ論理回路は、キーボードから受は取った第
１の文字をディスプレイの最も右側の位置に表示する。

その後にキーが押されると、ディスプレイ上の既に表示
されてＬ・る文字がその度に左側に１位置ずつ移行する
。

ディスプレイの表示位置（本実施例では８桁）が一杯に
なった後にキーボードから文字データが与えられると、
これらの文字は継続的にディスフレイの最も右側の位置
に入れられ、最も左側の文字はディスプレイからはずれ
て表示が消える。

この動作は、キーボード・−くソファに記憶されてＬ・
る文字に影響を及ぼさなＬ・。

表示データは機能キーの１つの押下げによってクリアさ
れるか又はホスト装置からの命令によりリセットされる
まではディスプレイ上に表示され続ける。

ホスト装置からの表示されるべきデータは、キーボード
のデータと同じように取り扱われる。

ホスト装置からの適当な命令により表示されているデー
タがクリアされ、そして８［固までの文字を受取るよう
に条件付けられる。

これらの文字はホスト装置の制御の下に適当な順序でＲ
ＡＭのディスプレイ・バッファ部分にロードされる。

第１図を参照し、本発明の良好な実施例を説明する。

以後の説明によれば、キーボード１０から入力されたデ
ータ若しくはホスト装置（上位計算機）５０から転送さ
れたデータがどのようにしてＲＡＭ記憶装置８０にロー
ドされディスプレイ８２に表示されるかが明らかにされ
よう。

制御カウンタ１６は、クロック４０（第３図参照）によ
り駆動され、そしてその出力は複数個の逐次的タイミン
グ状態へ解読される。

これらの状態は第５図に関して更に詳細に説明されよう
。

制御カウンタ１６によって発生したタイミング状態は線
８９に沿ってディスプレイ８２に線９０に沿ってキーボ
ード１０に、線９１に沿って有効キー検出装置１５に、
線９２に沿って比較装置３４に、線９３に沿ってディス
プレイ・アドレス・カウンタ７０に、そして線１０２に
沿ってキーボード・カウンタ・バッファ１４に送られる
。

これら、のタイミング状態による種々の回路制御につい
ては後に更に詳細に説明する。

キーボード・カウンタ・バッファ１４は、線１０２に沿
って転送された制御カウンタ１６の内容を記憶し、そし
てその内容をキーボード１０からの線９５の信号を含む
ある条件のもとで線１０１に沿ってＲＡＭ記憶装置８０
に転送する。

キーボード・カウンタ・バッファ１４の内容は線９６に
沿って比較器３４にも送られる。

比較器３４は、線９２と９６の信号が等しい場合に線９
７に出力を与える。

有効キー検出装置１５は線９１に沿った比較器３４の出
力及び線９１に沿った制御カウンタ１６の出力及び線２
５に沿ったキーボード１０の出力に応答して、キーボー
ド１０で有効に閉じられた即ち操作されたキーが見つげ
ることを線９４及び６６に合図し、これにより、カウン
タ・バッファ１４からＲＡＭ記憶装置８０へのデータの
ローディングを制御する。

ロード・アドレス・カウンタ７２は通信制御アダプタ５
２から線２１に与えられる信号及び有効キー検出装置１
５から線６６に与えられる信号に応答して、線３７ａに
よりＲＡＭ記憶装置８０をアドレスする。

通信制御アタツク５２を通ってホスト装置から又はそこ
へ転送されるデータは線８８を介してＲＡＭ記憶装置８
０との間で５Ｆヤ取りされる。

ディスプレイ８２で表示されるべきデータは１文字ディ
スプレイ・バッファ７６から線９９を介して連続的にリ
フレッシュされる。

この場合、リフレッシュされるべき表示位置は線３７ｂ
を介してディスプレイ・アドレス・カウンタＴＯにより
アドレスされる。

ディスフレイ・アドレス・カウンタ７０はシステム・ク
ロックで同期的に駆動され、且つ線９３を介して制御カ
ウンタ１６により初期設定される。

表示されるべき文字はディスプレイ・アドレス−カウン
タγ０の制御のもとでＲＡＭ記憶装置８０から線９８に
沿って１文字ディスプレイ・バッファ７６にロードされ
る。

本発明の詳細については、第２図及び第３図に関連して
説明するが、その前に第１図の装置の一般的動作につい
て説明する。

キーボード１００１個のキーが手動的に操作されると、
制御カウンタ１６、キーボード・カウンタ・バッファ１
４、比較器３４及び有効キー検出装置１５より成る回路
は、そのキーを識別し、ロールオーバ及びデバウンス保
護をもたらし、且つ有効キー閉成の検出時にはその閉成
キーのデータ信号を線１０１に沿ってＲＡＭ記憶装置８
０にロードする様に働らく。

データがＲＡＭ記憶装置８０にロードされる位置はロー
ド・アドレス・カウンタ７２で制御される。

ロード・アドレス・カウンタ７２は有効キー検出装置１
５の制御のもとで非同期的にインクレメントされる。

キーボードのデータがＲＡＭ記憶装置８０に入れられる
のと重複（多重化）した関係で、表示されるべきデータ
がディスプレイ８２のリフレッシュの為にディスプレイ
・アドレス・カウンタ７０の制御のもとでのＲＡＭ記憶
装置８０から取り出される。

後に更に詳細に説明される様に、ディスプレイ・アドレ
ス・カウンタ１０はシステム・クロックと同期的に且つ
連続的にＲＡＭ記憶装置８０のディスプレイ部分を通し
てサイクルし、ディスプレイ８２に表示されるべき次の
文字をデイスプレイ・バッファ７６にロードする。

また後に更に詳細に説明される様にその文字は、線８９
に沿って制御カウンタ１６によりゲートされる表示位置
に表示される。

線８９により制御される表示位置と、ディスプレイ・ア
ドレス・カウンタ７０の制御により線９８に読出される
ＲＡＭ記憶装置８０の記憶装置との間の対応関係は、表
示文字をＲＡＭ記憶装置８０の記憶位置の間で移し換え
る事なく、最も新しく入力されＲＡＭ記憶装置８０にロ
ードされた文字がディスプレイ８２の最も右側の位置で
表示されるようにしながらディスプレイ８２を連続して
リフレッシュできる様に、キーボード１０から若しくは
ホスト装置５０から文字がＲＡＭ記憶装置８０へ入れら
れる毎に設定される即ち変更される。

次に第２図を参照して、本発明のキーボード入力サブシ
ステムを更に詳細に説明する。

キーボード入力サブシステムは第１図に示された装置１
６゜１４．３４，１０及び１５を含み、有効キーの識別
、ロールオーバ及びデバウンス保護並びにＲＡＭ記憶装
置８０への有効キー・データのローディングに関する装
置を示す。

第２図の装置はキーボード１０のキースイッチの閉成を
感知し、且つ、そのキーを表わすコードを線５３−５７
に沿って、ＲＡＭ記憶装置８０にロードする様に働らく
。

システム・クロック（図示せず）が線３９に沿って制御
カウンタ１６に発振器パルス若しくはタイミング・パル
スを与える。

本実施例では制御カウンタ１６は７段構成にされており
、各段の出力は線４１−４７に与えられる。

制御カウンタ１６は２進カウンタとして動作し、線３９
の各クロック・パルスはその内容を１だけインクレメン
トする。

制御カウンタ１６の２＠の下位の段は線４１及び４２に
沿ってデコーダ３６に送られ、そしてデコーダ３６の出
力は第５図に示される如く線ＡＯ，ＡＩ 、Ａ２．Ａ３
に現われ、これは線４１゜４２０２人力が４つの出力の
１つに解読される事を示している。

後に更に詳細に説明される様に線Ａ Ｏ−Ａ ３に現わ
れる出力信号は、種々のラッチ及びゲートの動作時間を
制御する。

タイミング信号ＡＯはＡＮＤゲート８３，８４，８５及
び８６に送られる。

タイミング信号Ａ１はＡＮＤゲート２６及び２８に送ら
れる。

タイミング信号Ａ２はＡＮＤゲート２２に送られる。

タイミング信号Ａ３はＡＮＤゲート３８とＡＮＤ ゲー
ト１２に送られる。

制御カウンタ１６の５個の上位の段は、線４３４７に沿
ってカウンタ・バッファ１４、比較器３４．３人カデコ
ーダ３０及び２人カデコーダ３２に送られる。

カウンタ・バッファ１４への他の入力はリセット線６１
及びロード線７１で、リセット線６１はカウンタ・バッ
ファ１４の総ての段の内容を論理ゼロにリセットし、ロ
ード線７１はカウンタ・バッファ１４０５つの段に、入
力線４３−４７の論理状態をセットする様に働く。

カウンタ・バッファ１４の出力は線５３−５７に沿って
ビットＬ２，４，８、及び１６として、ＲＡＭ記憶装置
８０に送られ、更に比較器３４の対応する段にも送られ
る。

カウンタ・バッファ１４の夫々の段が夫々に対応する線
４１４７と同じデータを含む場合、即ち線４３と５３が
等しく、線４４と５４が等しく、線４５と５５が等しく
、線４６と５．６が等しく、及び線４γと５７が等しい
場合、比較器３４は線５８に出力を供給する。

キーボード１０はキースイッチのマトリックス・アレイ
で形成されていて、本実施例では４行８列に配列された
０−３２のスイッチ番号をもっているものとして示され
ている。

制御カウンタ１６の第３段及び第４段が２人カデコーダ
３２により解読され、出力信号ＢＯをＡＮＤ ゲート８
６に、Ｂ１をＡＮＤゲート８５に、Ｂ２をＭのゲート８
４に、Ｂ３をＡＮＤゲート８３に与える事によりマトリ
ックスの行を順番にサンプルする。

制御カウンタ１６の上位の３つの段は３人カデコーダ３
０で解読され、線Ｄ Ｏ−Ｄ ７に沿ってキーボード・
マトリックスの列を順番にサンプルする。

本実施例ではキーボード１０は接点スイッチのアレイと
して説明されているが、キーの動作状態の連続サンプル
が可能なものであればどの様なキーボードでも使用され
得る事は明らかであろう。

第２図に示さ−れている様に、ＡＮＤゲート８６に対す
る一方の入力は、スイッチ番号０−７からの線で、ＡＮ
Ｄゲート８５では番号８−１５、Ｍのゲート８４では番
号１６−２３、ＡＮＤゲート８３では番号２４−３２か
らの夫々の線である。

デコーダ３２の出力及びデコーダ３０の出力の夫々のり
イミング関係が第５図に示されている。

かくて、時刻ＡＯに於いてキースイッチ番号３２が押さ
れた場合、ＡＮＤゲート８３はＤ７及びＢ３の時刻で出
力を発する。

Ｍ（ト）ゲート８３−８６の出力は、Ｍの回路１２と共
にキーラッチを構成するＯＲゲート１１に送られる。

ＯＲゲート１１に対する他の入力は線５９に沿ったＡＮ
Ｄ ゲート１２の出力である。

任意の入力が正であれば、負の出力を発するＯＲゲート
１１は線７９に沿ってＡＮＤゲート１２及びＡＮＤゲー
ト２８にその出力を送る。

ＡＮＤ ゲート１２の出力は線５９に沿ってＯＲゲート
１１、ＡＮＤゲート２６、及びＡＮＤゲート２２に送ら
れる。

ＡＮＤ ゲート２８に対する他の入力は、比較器３４か
ら線５８に沿って与えられる。

比較器３４はＡＮＤゲート２６にも入力を供給する。

ＡＮＤゲート２８の出力はリセット線６１に沿ってカウ
ンタ・バッファ１４、ＡＮＤゲート２０、及びＡＮＤゲ
ーＦ７８に送られる。

カウンタ・バッファ・ロード禁止ラッチがＯＲゲート１
７及びＡＮＤゲート１８で形成される。

ＯＲゲート１７０入力は線６９に沿ったＡＮＤゲート３
８の出力と線６３に沿ったＡＮＤゲート１８の出力であ
る。

線６３若しくは６９が正である場合、ＯＲゲート１７の
出力は負で線６７に沿ってＭ山ゲート１８及びＡＮＤゲ
ート２２に送られる。

線６７及び６１０両方が負の場合、ＡＮＤゲート１８の
出力は正でＯＲゲート１７に帰還される。

カウンタ・バッファ・ロード・ラッチがＯＲゲート１９
及びＡＮＤゲート２０で形成される。

ＯＲゲート１９０入力が線６８に沿ってＡＮＤゲート２
０から及びカウンタ・バッファ・ロード線７１に沿って
ＡＮＤゲート２２から送られる。

線７１若しくは６８が正の場合ＯＲゲート１９の出力は
負で、線６５に沿ってＡＮＤゲート２０に送られる。

線６５と６１が両方とも負の場合、ＡＮＤゲート２０は
線６８に沿ってＯＲゲート１９、ハのゲート３８、ＡＮ
Ｄゲート２２及びＭのゲート２６に出力を与える。

ＲＡＭロード禁止ラッチがＯＲゲート２３及びＡＮＤ
ゲート２４で形成されている。

ＯＲゲート２３０入力はＲＡＭ ロード・ストローブ線
７５と線７γに沿ったＡＮＤ ゲート２４の出力である
。

線７γ若しくはＲＡＭロード・ストローブ線７５が正の
場合、ＯＲゲート２３から負の出力が線７３に沿ってＡ
ＮＤゲート２６及びＡＮＤゲート２４に与えられる。

ＡＮＤゲート２６の出力はＲＡＭ ロード・ストローブ
線７５であり、これによって、カウンタ・バッファ１４
の内容がＲＡＭ記憶装置８０（第１図及び第３図参照）
にロードされる。

ＡＮＤ ゲート２２の出力はカウンタ・バッファ・ロー
ド線γ１で、該出力が正の場合、制御カウンタ１６の線
４３１７の内容をカウンタ・バッファ１４の夫々対応す
る段にロードする。

第２図の回路によれば、論理回路と安価なキースイッチ
の最適な利用によって、キー・コードの標準的な組合せ
及びキーボード保護の特徴が得られる。

与えられるキーボード保護特徴は前後／後縁のバウンス
除去、２キー・ロールオーバ、Ｎキー・ロックアウトで
ある。

第２図に関連するいくつかの利点は、第３図に関する説
明により一層明らかとなるように、多重化された記憶割
振り時間としてキーボード論理の一部を使用できる事及
び時多重化表示の為のストローブ・パルスそしてキーボ
ード論理の一部を使用できる事である。

第２図の回路に示された論理要素はＭ＋Ｎビットの制御
カウンタ１６を含む。

この場合２Ｎがキーボード１０で、必要なキーの数に相
当し、Ｍは少なぐともｌで、Ｍ＋Ｎピントの制御カウン
タ１６のサイクル・タイムを６ミリ秒若しくはそれ以上
にするに十分な大きさの２以上の値が好ましい。

第２図に示されたその他の論理要素はＮビットのカウン
タ・バッファ１４、Ｎビット対Ｎピット比較器３４、Ｍ
ビットのデコーダ３６及び制御カウンタのＸ及びＹ（Ｘ
十Ｙ＝Ｎ）のビットに関するデコーダ３０及び３２であ
る。

第２図に示された回路は説明の目的の為にキーボードは
３２個若しくはそれ以下のキーを必要とし、そして上記
の変数に関しては次の値が使用される。

Ｍ−２（線４１及び４２に相当する。

）Ｎ−５（線４３−４７に相当する。

）Ｘ−２（線４３及び４４に相当する。

）Ｙ＝３ （線４５−４７に相当する。

）制御カウンタ１６の為に線３９に現心れる入力クロッ
クは、システム記憶割振り時間である。

第５図を参照しながら、第２図の動作特性が説明される
。

オペレータによって押されるキーボード１０のキーの夫
々は、押されたキーの数に関係なく、デコーダ３０及び
３２により走査された時にキーラッチ（ＯＲ１１及びＡ
ＮＤ１２）に独自のセット・パルスを生じる。

夫々のセット・パルスは、制御カウンタ１６に於ける一
意的カウントに対応する。

このカウントが独自のセット・パルスを生じたそのキー
のキー・コードとして使用される。

キーラッチ１１及び１２は時刻ＡＯに於いてのみセット
され、各Ａ３時刻毎にリセットされる。

キーラッチ１１及び１２に基づく総ての動作はＡ１若し
くはＡ２時刻で行なわれる。

この様にして、キーボード動作が論理回路の動作と同期
化される。

キーボード１０で１つ以上のキーが押されると、ＡＯの
時刻でＡＮＤゲート８３−８６を介して最初のセット・
パルスがキーラッチ１１，１２をセットする。

Ａ１時刻でキーラッチｌＬ１２がセットされていないと
、カウンタ・バッファ１４がリセットされる（若しくは
すでにリセットされている）。

Ａ２時刻でキーラッチ１１，１２がセットされていると
、カウンタ・バッファ１４は制御カウンタ１６の５個の
上位段の内容でセットされ、又カウンタ・バッファ・ロ
ード・ラッチ１９及び２０がセットされる。

Ａ３時刻でカウンタ・バッファ・ロード・ラッチ１９及
び２０がセットされていると、カウンタ・バッファ・ロ
ード禁止ラッチ１７，１８がセットされる。

カウンタ・バッファ・ロード禁止ラッチ１７．１８はリ
セット線６１によりセットされるまでカウンタ・バッフ
ァ１４が更にロードされない様にしている。

かくて他のキーが押されてキーラッチ１１．１２がセッ
トされても、リセット線６１が働かないかぎりカウンタ
・バッファ１４が更にロードされることはない。

この動作により解読された第１のキーに関するキーコー
ドがカウンタ・バッファ１４内にロックされ、論理回路
はカウンタ・バッファ１４がリセットされるまで他のキ
ー・ストロークを無視する。

これがＮキー・ロックアウトといわれるものである。

ＡＮＤ ゲート２８を参照するに、そのカウンタ・バッ
ファ・リセット出力線６１はＡ１時刻信号、線５８上の
５ビツト比較出力並びにリセット状態のキーラッチ１１
．１２に応答して付勢される。

５ビツト比較器３４の出力はカウンタ・バッファ１４の
内容と制御カウンタ１６の上位５ビツトとが等しい事を
意味しているので、制御カウンタ１６の各サイクル毎に
１回だげ線５８に出力が与えられる。

上述の如く、Ａ２時刻でカウンタ・バッファ１４が既に
ロードされキーラッチ１１゜１２がセットされていれば
、リセット線６１が付勢される最初の機会は制御カウン
タ１６が完全に１サイクルした後のＡ１時刻に於いてで
ある。

キーラッチＮ、１２がセットされているためにリセット
線６１に出力が出ない場合は、５ビット比較時間にキー
ラッチ１１．１２がセットされていない状態になるまで
その後の各制御カウンタ・サイクル毎にＡＮＤ回路２８
０入力状態が調べられる。

カウンタ・バッファ１４をロードしたキーが依然として
押されているならば、キーラッチ１１゜１２がセットさ
れ、この場合、リセット線６１はＡ１時刻で付勢されず
そしてカウンタ・バッファ１４をリセットする最初の機
会を失なう。

この事は、キーラッチｌＬ１２が６．６ミリ秒の周期を
越えて連続して２回セットされると理解される。

従って、この場合、キーラッチ１１，１２のセットが電
気的若しくは機械的ノイズによって行われたのではなく
、又接点バウンスがその時間内に充分に減衰してしまっ
ている（大部分の安価なキースイッチは５ミリ秒若しく
はそれ以下のバウンス特性を有している）と考える事が
でき、この結果有効なキー・ストロークが検出される。

ＡＩ時刻信号、線５８の出力信号、キーラッチ１１，１
２０セツト出力、及びカウンタ・バッファ・ロード・ラ
ッチ１９，２００セツト出力に応答して、ＡＮＤゲート
２６はＲＡ］Ｖｌロード・ストローブ線７５に出力を与
え、有効なキー・ストロークが形成された事を示す。

押されたキーに対応しているキーコードは線５３−５１
によりカウンタ・バッファ１４からＲＡＭ記憶装置８０
にロードされる。

かくて、キースイッチの前線バランスにより生じ得る複
数のキーコードを入力する事なく、押された各キー毎に
１つの一意的キーコードが発生される。

連続的な比較により線γ５に複数能のＲＡＭストローブ
信号が発生される事がなＬ・様にＡＮＤゲート２６の出
力はＲＡＭロード禁止ラッチ２３゜２４をセットする。

（かくて、１つのキースイッチを制御カウンタ１６の完
全な１サイクルよりも長い時間押しても、タイプ操作に
よるリセットが生じなげればＲＡＭ記憶装置８０へ複数
個の文字入力が供給される事はない。

）リセット線６１が付勢される最初の機会にランチ１１
．１２がセットされていなげれば、カウンタ・バッファ
１４、カウンタ・バッファ・ロード・ラッチ１９，２０
及びカウンタ・バッファ・ロード禁止ラッチ１７．１８
はリセットされ、ＲＡＭロード・ストローブ線７５は付
勢されないままである。

これによって論理回路は線５９に次に発生するキーラッ
チ・セット・パルスに基づいて、先に述べたのと同様に
動作する状態におかれる。

この状態は、キーボード回路の電気的ノイズ若しくはキ
ースイッチの操作又は解放時の過度のキースイッチ・バ
ウンスによっても生じる事がある。

ランチ１１．１２が後の機会にではなく、リセット線６
１の付勢される最初の機会にセットされるならば、ＲＡ
Ｍ ロード禁止ランチ２３．２４は前記のバッファ・ロ
ード・ラッチ及びバッファ・ロード禁止ラッチとともに
後の機会にリセットされる。

ＲＡＭロード・ストローブ線１５が１度付勢されて論理
回路はその次のキーラッチ１１，１２セツト・パルスに
基づ（・て動作する状態に再度戻る。

これは有効なキーストロークが感知される如き通常の動
作であり、この事は前縁バランスが除去されるのと同一
のメカニズムで、キースイッチの後縁バランスが論理回
路に於いて除去される事を意味する。

複数個のキーが同時に押される場合（即ち互いに６．６
．：−リ秒の期間内に夫々押される場合）Ａ０時刻に現
われる第１のキーがキーラッチ１１゜１２をセットし、
ＲＡＭロード・ストローブ７５の時刻に与えられるキー
コードは予測できないものとなり、そのキーボードは複
数個のキーが押された時の制御カウンタ１６の内容に完
全に依存する。

しかしながら、第１のキーが押されて６．６ミリ秒より
も遅れて第２のキーが押され（訓練されたタイピストに
とって考えられる最高のタイプ速度は１０ミリ秒／キー
である）、次に第１のキーが解放され、そして１３．２
ミリ秒よりも遅れて第２のキーが放された場合は、両方
のキーコードによってＲＡＭ ロード・ストローブ７５
が付勢される。

この機能が２キー・ロールオーバといわれるものである
。

先に述べられた様に、Ａ１時刻はＲＡＭ記憶装置８０に
キーコードをロードする為に使用される。

ＡＯ７Ａ１ｊＡ２及びＡ３のタイミングを用いる事によ
りＲＡＭ記憶の多重化が可能になる。

そして、ＡＱ 、Ａ２及びＡ３の時刻は、ＲＡＭ記憶装
置からシステムへのキーコードのローディング、ＲＡＭ
記憶装置の表示リフレッシュ部分へのキーコード・ロー
ディング及びＲＡＭ記憶装置へのシステム表示コードロ
ードの様な他のＲＡＭ記憶装置機能を達成する為に使用
される。

制御カウンタ１６のサイクル・タイムは通常のキー・バ
ウンスよりも若干長く且つキー操作の最高速度よりも若
干短かい様に説明された。

かくて、デコード・パルスＤＯ乃至Ｄ７は８３２マイク
ロ秒ごとに働き、且つ６．６ミリ秒の周期をもっている
。

これらパルスは、第３図に関連して説明される如くディ
スプレイが記憶サイクル・タイムと同期され、且つフリ
ッカのない表示が得られる様に８桁の時多重化表示を得
る為に直接利用されうる。

第２図のキー人力保護の特徴を要約するに、２キー・ロ
ールオーバ、Ｎキー・ロックアウト及び前縁／後縁のバ
ウンスの特徴は制御カウンタ１６、制御バッファ１４及
び順次に走査されるキーを見分ける為の制御論理回路の
動作により与えられる。

同一のキーが２回連続して走査された事を検知する事に
よって前縁バランス保護が与えられる。

前に走査されたキーがもはや閉じられていない事を検知
した後にカウンタ・バッファ１４をリセットする事によ
って後縁バウンス保護が与えられる。

かくて、前縁／後縁のバウンス保護が同一の論理回路で
実現される。

制御カウンタ１６の内容とカウンタ・バッファ１４の内
容が等しくなり、且つ最初のキーがもはや操作されてい
ない状態になるまではカウンタ・バッファ１４がリセッ
トされないから、最初に検出されたキーコードをカウン
タ・バッファ１４にロードする事によりＮキー・ロック
アウトが与えられる。

最初のキーが解放された状態にある事を検出した時、カ
ウンタ・バッファ１４をリセットし、そして第２の検出
されたキーをカウンタ・バッファにロードする様にする
事により２キー・ロールオーバが与えられる。

次に第３図を参照して、ＲＡＭ記憶装置８０に入力され
た文字を表示する為の装置について説明する。

文字の表示方法は、最も新しく入力された文字がディス
プレイ８２の最も右側の位置に表示され、そして新たな
文字が入れられる毎に、既に入力されたすべての文字が
１位置ずつ左側ヘシフトされて表示される様に行われる
。

第２図のキーボード解読論理回路と同様、回路のタイミ
ング制御は制御カウンタ１６により行われる。

第３図に於いて制御カウンタ１６からの線２７はロード
制御論理回路６０に送られる。

ここで第２図に於げる線４１，４２が線２７に対応し、
デコーダ３６並びに第２図の右側に示された多数のデコ
ード・ラッチ回路及びゲート回路がロード制御論理回路
６０に対応する。

線４３１７に現われる制御カウンタ１６の上位段の出力
は、第２図に関して説明された様にカウンタ・バッファ
１４及びデコーダ３２及び３０へ送られる。

更に、線２７及び３１はロード制御論理６０の一部とし
ての比較器３４への入力を表わす。

更に、制御カウンタ１６の第３段乃至第５段の出力は線
４５乃至４７に沿って７の補数化回路６２に送られ、こ
の回路６２の出力は線３５によって、ディスプレイ・ア
ドレスカウンタ７０に送られる。

システム・クロック４０が線３９に沿って制御カウンタ
１６に出力を与える。

システム・クロック４０の出力３９と制御カウンタ１６
の出；１１４１−４４がＡＮＤ回路１０３でＡＮＤ さ
れ、その出力は遅延回路７４で遅延され、デクレメント
信号として線６４に沿ってディスプレイ・アドレス・カ
ウンタ７０に送られる。

ディスプレイ・アドレス・ゲート線１０４がＡＮＤゲー
ト１０５，１０６，１０７に送られ、ディスプレイ・ア
ドレス・カウンタ７０の出力３７をＲＡＭ記憶装置８０
ヘゲートする。

ディスプレイ・アドレス・カウンタγ０に対する他の入
力はロード制御論理６０からのデクレメント線６６、デ
ィスプレイＲＡＭ線８７及びリセット線８１である。

ディスプレイ・アドレス・カウンタγ０の出力はＡＮＤ
ゲートＴＯ５−１０７に送られ、そこから線３７に沿っ
てＲＡＭ記憶記憶装置８０久３ 文字バッファ７６へのデータ・ローディングを制御する
様に記憶位置ＬＯ−Ｌ７をアドレスする為に用いられる
。

線６４のデクレメント信号は文字バッファ７６の内容を
線２９に沿ってＢＣＤ − ７セグメント・デコーダ（
２通信号を７つのセグメント信号へ解読するデコーダ）
７８へゲートするのにも用いられる。

デコーダ７８の出力は７セグメン）ＬＥＤディスプレイ
８２に送られ、文字を発生する様に種々のディスプレイ
・セグメントを付勢する。

２人カデコーダ３２及び３人カデコーダ３０の出力は線
ＤＯ−Ｄｒ及びＢＯ−Ｂ３に沿って第２図に関連して説
明された様にキーボード・マトリックス１０に送られる
。

デ゛コーダ３０の出力は文字バッファ１６にある文字が
表示されるベキ若しくはリフレッシュされるべき表示位
置ＥＯ−Ｅ７をアドレス若しくはゲートする為にも送ら
れる。

第２図に関連して先に説明された如く、カウンタ・バッ
ファ１４の内容が制御カウンタ１６の上位の位置と一致
し、更にバウンス及びロールオーバを除去する様に適当
なラッチ動作及びゲート動作が行なわれると、ロード制
御論理回路６０は線６６に信号を発生し、これにより、
線５３５７に現われるカウンタ・バッファ１４の内容が
、ディスプレイ・アドレス・カウンタ７０の内容と多重
化様式で線３７に与えられるロード・アドレス・カウン
タ７２の信号によりアドレスされた記憶位置ＬＯ−Ｌ７
にロードされる。

線６６の信号によるこの様なデータ・ローディングの後
にロード・アドレス・カウンタ７２はインクレメントさ
れる。

ロード・アドレス・カウンタ７２への他の制御線はホス
ト装置からのロード線４８、ディスプレイ・リセット線
４９、キーボードからのＲＡＭ ロード線５１及びリセ
ット線８１である。

ロード線４８が付勢されている場合、ロード・アドレス
・カウンタＴ２は線６８に沿ってホスト装置５０から受
取ったデータをロードする為にインクレメントされる。

キーボードからのＲＡＭ ロード線５１が付勢される場
合は、カウンタ・バッファ１４のデータがカウンタ１２
により指定されたＲＡＭ記憶装置８０のアドレス位置に
線６６の制御によりロードされる。

第３図の装置の動作は、第４図で示されたタイム・チャ
ートと関連して説明される。

第３図を参照するに、ディスプレイ・アドレス・カウン
タ７０はＲＡＭ記憶装置８０に記憶されたデータを取り
出して、デコーダ３０によりアドレスされたディスプレ
イ８２の表示位置ＥＯ−Ｅ７にそのデータを表示する為
、ＲＡＭ記憶装置８０の記憶装置ＬＯ−Ｌ７をアドレス
する。

以下に説明される様に、ＲＡＭ記憶装置８０に入力され
たデータは記憶位置Ｌ Ｏ−Ｌγ間でデータ文字を移し
変える事なく右側整列様式でＬＥＤディスプレイ８２に
表示される。

これはデコーダ３０と関連してディスプレイ・アドレス
・カウンタ７０を利用するアドレス方法により達成され
る。

制御カウンタ１６の出力を７の補数にし、それをディス
プレイ・アドレス・カウンタ１０にロードする事により
ディスプレイ・アドレス・カウンタ７０とデコーダ３０
が最初に同期化される。

一度初期設定されると、記憶位置Ｌ７にロードされたデ
ータ文字は、Ｄストローブ時刻ＤＯの期間にディスプレ
イ８２の表示位置ＥＯに表示される。

同様に記憶装置Ｌ２にロードされたデータ文字はＤスト
ローブ時刻Ｄ５０期間に表示位置Ｅ５に表示される。

★★キーボード・マトリックス１０でデータ文字５．７
．９がこの順序で入力された場合のデコーダ３０の出力
Ｄ（ｌＤ７、表示位置ＥＯ−Ｅ７及び記憶装置ＬＯ−Ｌ
７の関係が下表に示されている。

（ディスプレイ・アドレス・カウンタのアドレスは右側
から左側へ又上側から下側への順序で示されている。

）時刻Ｄ５に於いて生じるリセットの時に７の補数（即
ち２）がディスプレイ・アドレス・カウンタ７０にロー
ドされ、次いで、以下に）説明される様にシステム・ク
ロック信号の制御のもとにデクレメント動作を開始する
。

カウンタ７０は有効キーが検出される毎にインクレメン
トされる。

初期化の時点では、記憶位置ＬＯ−Ｌ７のすべてがブラ
ンク・データ（この場合は１６進数のＦＣを含み、従っ
てディスプレイ８２はブランク文字を表示する様に連続
的にリフレッシュされる。

ディスプレイ・アドレス・カウンタ７０は線６４により
システム・クロック４０と同期して且つその制御のもと
に連続的にサイグルされる。

ここで、操作者がキーボード１０でデータ文字５を入力
し、その次のＤ５時刻でデータ５がキーボード論理回路
により有効であると判断され、且つＲＡＭ記憶装置８０
にロードされるものとする。

デコーダ３０からの線Ｄ５が付勢されると、ロード・ア
ドレス・カウンタ７２が前もって零アドレ・ス位置に初
期設定されているので、カウンタ・バッファ１４の内容
がＲＡＭ記憶装置８０のアドレス位置ＬＯにロードされ
る。

データ文字５がＲＡＭ記憶装置８０の記憶位置ＬＯにロ
ードされると、線６６のインクレメント信号によりディ
スプレイ・アドレス・カウンタ１０が前記の表に示され
ている様にアドレス位置Ｌ２からＬ３にインクレメント
される。

次いで、ディスプレイ・アドレス・カウンタγ０は線６
４の信号の制御のもとに、デクレメントし続け、時刻Ｄ
Ｏに於いてディスプレイ８０の表示位置ＥＯに、ＲＡＭ
記憶装置８０の記憶位置ＬＯに置かれたデータ文字が表
示される。

更に時間が経過した後、キーボード・マトリックス−１
０でデータ・キー７が押された場合、このデータ文字７
はロード・アドレス・カウンタ７２の制御を受けてＲＡ
Ｍ記憶装置８０の記憶位置Ｌ１にロードされる。

その際に再び、ディスプレイ・アドレス・カウンタ７０
が線６６の信号によってインクレメントされ、後続する
表示すイクルに於いては、ＲＡＭ記憶装置８０の記憶位
置Ｌ１に置かれている文字がデコーダ３０からのＤＯ時
刻の期間に表示位置ＥＯに表示され、ＲＡＭ記憶装置８
０の記憶位置ＬＯに置かれていた文字は、デコーダ３０
からの時刻Ｄ１０期間に記憶位置Ｅ１に表示される。

キーボード・マトリックス１０で入力されるべき次のデ
ータ文字９はロード・アドレス・カウンタ７２の制御を
受けてＲＡＭ記憶装置８０のアドレス位置Ｌ２にロード
される。

その際にディスプレイ・アドレス・カウンタ１０は線６
６によりインクレメントされ、その結果表示期間には、
アドレス位置Ｌ２の文字がＤストローブ時刻ＤＯで表示
位置ＥＯに表示され、記憶位置Ｌ１に置かれていたデー
タ文字はＤストローブ時刻Ｄ１で表示位置Ｅ１に、記憶
位置ＬＯに置かれていたデータ信号はＤストローブ時刻
Ｄ２で表示位置Ｅ２に表示される。

ディスプレイ８２は、１文字バッファ７６にある信号を
デコーダ３０からの線ＤＱ−Ｄ７によりゲートされた表
示位置に表示する。

ディスプレイ・アドレス・カウンタ７０は記憶位置Ｌ
０−Ｌ７の適当な文字を文字バッファ７６にロードする
様にデクレメントされ、そしてインクレメントされる。

次に第３図に関連して第４図を参照しながら、ディスプ
レイ・サブシステムの動作を制御する時間関係について
説明する。

最初、上記の如くディスプレイ・アドレス・カウンタγ
０は、パルス８１によってリセットされて制御カウンタ
１６の７の補数がカウンタ７０にロードされる。

このリセットは、各キーボード・ストローブ・カウント
Ｄ Ｏ−Ｄ ７の開始時に生じる記憶割当てサイクルＢ
Ｏ−Ｂ３の開始期間にのみ生じる。

ディスプレイ・アドレス・カウンタ７０の位置”■”は
相次ぐデクレメント信号６４若しくはインクレメント信
号６６に応答しその都度１又はＯになる。

ディスプレイ・アドレス・カウンタ７０の位置”２”及
び４”は前のカウンタ段がオフならばインクレメント期
間に、若しくは前のカウンタ段がオンならばデクレメン
ト期間に補数化される。

通常の動作の場合、リセット・パルス８１は制御カウン
タ１６の内容の７の補数をロードする為ディスフレイ・
アドレス・カウンタ７０に送られ（この動作は制御カウ
ンタ１６をリセットしない）、そして次いで各バッファ
表示すイクルの終了時にディスプレイ・アドレス・カウ
ンタ７０のデクレメントが行われる。

最初、ＲＡＭ記憶装置８０の８個のアドレス位置のすべ
ては、記憶装置８０への入力データ線（図示せず）を付
勢状態に保ったままロード・アドレス・カウンタ１２を
８カウントのすべてを通してステップさせる事により１
６進数のＦにセットされる（無表示）。

次いで、ディスプレイ・アドレス・カウンタ１０はその
８個のアドレス位置を通って連続的にデクレメントし、
そしてこれら８＠の記憶位置の８個の文字を右側から左
側に繰返し表示する。

記憶位置Ｌ７がストローブＬＯ時刻で表示される様に制
御カウンタ１６とディスプレイ・アドレス・カウンタ７
０は開始時に同期している。

次いで、ロード・アドレス・カウンタγ２が開始時で零
にリセットされている状態で、第１の文字がＲＡＭ記憶
装置８０の記憶位置ＬＯに入力され、そしてロード・ア
ドレス・カウンタ７２及びディスプレイ・アドレス・カ
ウンタ７０は次のサイクルで記憶位置ＬＯがストローブ
ＬＯ時刻と同期する様に１だけインクレメントされる。

第２の文字入力によりＲＡＭ記憶装置８０の記憶位置し
１がストローブＤＯ時刻と同期され、以下同様な動作が
繰返される。

上で説明した様にしてキーボード入力とディスプレイが
同期化が行われ、且つ共通のタイミング制御、多重化さ
れた記憶アドレッシング及び制御回路を単一チップにパ
ッケージできる様な最小量の論理制御回路を利用して最
適なキーボード入力保護の特徴が実施される。

【図面の簡単な説明】

第１図は本発明の種々の構成要素の機能的関係を示すブ
ロック図、第２図は本発明のキーボード解読部分を示す
図、第３図は本発明のデイスプレイ・リフレッシュ部分
を示す図、第４図は記憶アドレッシング及びディスプレ
イ・カウンタのタイミングを示す図、第５図は種々のデ
コーダの出力信号のタイミングを示す図である。 １０・・・・・・キーボード、７０・・・・・・ディス
プレイ・アドレス・カウンタ、１２・・・・・・ロード
・アドレス・カウンタ、８０・・・・・・ＲＡＭ記憶装
置、８２・・・・・・ディスプレイ。

Claims (1)

1. 【特許請求の範囲】 １ データを記憶する複数個の記憶位置を有する記憶装
   置と、表示画面上に複数個の所定個数の表示位置を有す
   る表示装置と、上記所定個数の表示位置の各々に表示す
   べきデータの記憶位置を指定する表示アドレス・カウン
   タと、キーボードから入力されたデータを上記記憶装置
   の記憶位置に順次記憶させるためのロード・アドレス・
   カウンタと、キーボードからデータが入力された際上記
   ロード・アドレス・カウンタの内容を歩進させるととも
   に上記所定個数の表示位置の各々において表示されるデ
   ータがすべて移動され特定の表示位置ン においてその時入力されたデータが記憶装置を介して表
   示されるよう上記表示アドレス・カウンタの内容を変更
   する装置とを有するキーボード表示装置。