JPS583014A - チヤネル自動診断装置 - Google Patents

チヤネル自動診断装置

Info

Publication number
JPS583014A
JPS583014A JP56101500A JP10150081A JPS583014A JP S583014 A JPS583014 A JP S583014A JP 56101500 A JP56101500 A JP 56101500A JP 10150081 A JP10150081 A JP 10150081A JP S583014 A JPS583014 A JP S583014A
Authority
JP
Japan
Prior art keywords
channel
input
output device
output
pseudo
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56101500A
Other languages
English (en)
Inventor
Akito Watanabe
明人 渡辺
Hidekiyo Ozawa
小沢 秀清
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP56101500A priority Critical patent/JPS583014A/ja
Publication of JPS583014A publication Critical patent/JPS583014A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、データ処理システムにおけるチャネル装置の
自動診断装置に関し、%に必要に応じて擬似入出力装置
をチャネル中に結合し、正常なチャネル動作中において
も容易に診断処理が可能なチャネルに内蔵された自動診
断装置に関する。
従来、多数のチャネルを含むチャネル装置において、障
害発生時または定期的試験のための診断を行なう場合、
1つの試験用入出力装置を、各チャネルのインターフェ
イス・コネクタに順次接続してゆく方法がとられていた
。これは、作業が面倒なばか)でなく1診断中にそのチ
ャネルを通常の処理に使用できない欠点があった。
本発明は、この欠点を除いたチャネルの診断装置を提供
するものであり、試験用擬似入出力装置をチャネル装置
の入出力インターフェイス部に常設しておき、必要に応
じてシステム内でチャネル診断指令を発して、擬似入出
力装置を任意のチャネル中に挿入結合し、また、診断動
作は、正常な入出力動作に支障のないタイミングで行な
うようにしたもので、ある。
本発明は、゛そのための構成として、1つま九は複数の
チャネルを含むチャネル装置において、チヤネル・イン
ターフェイス回路と、入出力装置を接続するためのイン
ターフェイス拳コネクタと、前記チャネル・インターフ
ェイス回路および前記インターフェイス・コネクタの間
に設けられ九接綬線路と、擬似入出力装置と、診断処理
指令に基づいて前記擬似入出力装置を前記1つまたは複
数のチャネルの任意のものに対応する前記接続線路に結
合するためのスイッチ回路とを有することを特徴とする
チャネル自動診、断装置全提供するものである。
tJX1図は、本発明にしたがった実施例装置のブロッ
ク図である。図において、114チヤネル装置。
2乃至4はそれぞれチャネル装置のOHI乃至OH3の
入出力インターフェイス回路、5は本発明により付設さ
れ九擬似入出力装置、6乃区8はそれぞれチャネル装置
のOHI乃至OH3のインター7ヱイス・コネクタ、9
乃至11はそれぞれチャネル装置のOHI乃至OH3コ
ネクタに接続される実際の入出力装置(実IO)である
。以下にその動作を説明する。
回路(2)乃至(4)からの入出力インターフェイス信
号は、擬似入出力装置(5)を経由してインターフェイ
ス・コネクタ(6)乃至(8)へ結合される。チャネル
OH1が動作中でな、いときに、チャネル本体からのソ
フトウェア指令により、(l H1(2) +>擬似入
出力装置(5) e OHIコネクタ(6)の接続を行
ない、接続後、更に実l0(9)が動作中でないときに
チャネルOHIの指令により擬似入出力装置の動作を行
なわせ、チャネルOHIの診断をオンライン診断なう、
正規のOHI動作を行なうときには、その間だけ擬似入
出力装置は切断されるから支障は生じない、このとき、
他のチャネルOH2、OH3は正常動作中でよく、チャ
ネルOHIの擬似入出力動作による影響は何もない。
チャネルOHIの診断終了後1次にソフトウェア指令に
よりチャネルOH2へ擬似入出力装置を接続シ、0)(
2(31−)擬似入出力装置(5) e OH2コネク
タ(7)とし、チャネルOHIの場合と同様にオンライ
ン診断を行なう。チャネルOH2の診断中も、OH’l
、OH2、OH3は正常動作を行なっている。以下、同
様にしてチャネルOH3の診断を行なう。このように、
チャネルの途中に擬似入出力装置が挿入されても、実入
出力動作に影′春がないのは、チャネルの診断が実入出
力動作が行なわれていない時間内に限って行なわれるか
らである。
第2図は、各チャネル中に選択的に挿入接続するための
スイッチ回路の、具体例を示す。図は、単純化のために
OHIとOH2との2本のチャネルをもつ場合について
の構成を示している。
図において、OH1チヤネル拳インタ一フエース回路(
2)、OH2チャネル・インターフエイ4回路(3)、
擬似入出力装置(5)、OHIインターフェイス・コネ
クタ(6)、OH2インターフエースφコネクタ(7)
は、第1図におけるものに対応するものである。CH1
チャネル回路(2)とOHIコネクタ(6)トノ関には
、データおよび制御情報を送るためのOUT@およびI
N線が接続されており、同様にOH2チャネル回路(2
)と、OH2コネクタとの間にもデータおよび制御情報
を送る丸めのOU’I’Jiおよ゛びINNが接続され
ている。またOHIチーヤネル回路(2)とOHIコネ
クタ(6)との間、お↓びCH2チャネル回路(3)と
OH2コネクタ(7)との間には、機器選別のためのセ
レクト・アウト信号8EL  OU’f’の経路が、そ
れぞれANDゲート13および13′を介して設けられ
ている。セレクト、・アウト信号は、各チャネルに接続
された複数の入出力装置において、ティジ−チェー/の
ような優先制御を行なうために循環接続されている。
第2図の回路は、基本的には、各チャネル・インターフ
ェイス回路とインターフェイス・コネクタとの間のOU
T線、IN線および8FiLOUT線t−1組ずつ、選
択指示にし九がって擬似入出力装置に分岐接続するスイ
ッチ機能をもつものである書 各チャネルに対して擬似入出力装置を選択接続するため
の制御信号は、チャネルの診断処理を行なう中央処理装
置tcたはチャネル本体からのソフトウェア指令に基づ
いて発生され1選択71ノツプ・フロップFF12.1
2′に与えられる0選択フリップO70ツブFF(2)
は、チャネル0HIK対して擬似入出力装置(5)を有
効化するためのイネーブル信号I BNBLおよびディ
スイネーブル信号I ENBLを回路に供給し、同様に
F F 12’は、OH2に対して擬似入出力装置(5
)を有効にする九めの信号213NBLおよび2ENB
Lを回路に供給する。
0)11チャネル回路(2)からのOUT線の信号は、
I ENBL信号によって可能化されるANDゲートα
4を経て、擬似入出力装置(5)へ引き込まれる。
擬似入出力装置(5)からチャネルに向かうIN線の信
号は、IENBL信号によって可能化されるANDゲー
ト(至)を介して、OHIチャネル回路(2)へのIN
線に結合される。
OHIチャネル回路(2)からの8BL  OUT信号
は、I BNBL信号によって可能化されるANDゲー
ト01ISを介して、 擬似入出力装置(5)に入力さ
れる。ANDゲート(2)がIRNBL信号によって可
能化されるときには、ANDゲート(2)がIFiNB
L信号によって不能化される。他方、擬似入出力装置(
5)から帰還され九8EL  OUT信号は、IFtN
BL信号によって可能化されるANDゲー)C1乃を介
して、01(1コネクタ(6)へのSEL  OUT線
に結合される。このSEL  OUT線にはANDゲー
ト(至)の出力も結合されているから、チャネルOHI
の非選択時(IBNBL=0.11i!NBL=1 )
には。
直iBI!OH1チャネル回路からOHIコネクタへ向
IENBL=O)には擬似入出力(5)を経由するよう
に切替えられる。これは、SEL  OUT信号がチャ
ネルと人出−刃装置群との間で循環接続されており、チ
ャネルOHIの診断時にもチャネルOHIに接続され走
入出力装置群の正常動作を保証するためである。
チャネル診断動作を行なうための擬似入出力装置の接続
制御は、中央処理装置チャネル本体等の図示されない源
からの制御信号に基づいて、正常の入出力動作に影響し
ないように行なわれる。
チャネルOH2に対する擬似入出力装置の選択接続は、
上述したOH1のANDゲート7輪乃至(ロ)とまった
く対応的に設けられたANDゲート(2)′乃至Q’/
l’を1選択フリップ・フロップ(6)′の21!1N
BL信号および2ENBL信号を用いて制御することに
よって、OHIと同様に行なうことができる。
診断動作を他の正常動作に影響のないタイξングで行な
うためには、診断処理プログラムに他の処理プログラム
よりも低いプライオリティを与えたり、チャネルの空き
によって診断処理プログラムを起動するなどの方法がと
られる。勿論、tつたくハードウェア的な手段によって
も行なうことができる。
以上、本発明を実施例にしたがって説明し九が、その具
体的構成については多くの態様が可能で、チャネル数に
ついても何ら制限されるものではない・ 本発明によってチャネルの診断・が迅速かつ容易化され
たことにより、システムの信頼性の向上と保守者の負担
の軽減に資した効果は大きい。
【図面の簡単な説明】
第1図は、本発明の実施例装置のブロック図である。第
2図は、擬似入出力装置をチャネルに接続するためのス
イッチ回路金示す。 図中、 1はチャネル装置、2乃至4はチャネル・インターフェ
イス回路、5は擬似入出力装置、6乃至8はインター7
・エイスーコネクタ、9乃至11は入出力装置、12お
よび12′は選択フリップフロップ、13乃至17およ
び13′乃至17′はANDゲート、をそれぞれ表わし
ている。 特許出願人 富士通株式会社

Claims (1)

  1. 【特許請求の範囲】 1つまたは複数のチャネルを含むチャネル装置において
    、チャネル・インターフェイス回路と。 入出力装置を接続する丸めのインターフェイス・コネク
    タと、前記チャネル−インターフェイス回路および前記
    インターフェイス・コネクタの間に設けられた接続線路
    と、擬似入出力装置と、診断処理指令に基づいて前記擬
    似入出力装置を前記1つまたは複数のチャネルの任意の
    ものに対応する前記接続線路に結合するためのスイッチ
    回路とを有することを特徴とするチャネル自動診断装置
JP56101500A 1981-06-30 1981-06-30 チヤネル自動診断装置 Pending JPS583014A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56101500A JPS583014A (ja) 1981-06-30 1981-06-30 チヤネル自動診断装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56101500A JPS583014A (ja) 1981-06-30 1981-06-30 チヤネル自動診断装置

Publications (1)

Publication Number Publication Date
JPS583014A true JPS583014A (ja) 1983-01-08

Family

ID=14302344

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56101500A Pending JPS583014A (ja) 1981-06-30 1981-06-30 チヤネル自動診断装置

Country Status (1)

Country Link
JP (1) JPS583014A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60144851A (ja) * 1983-12-30 1985-07-31 Fujitsu Ltd チヤネル制御装置
JPH05216712A (ja) * 1991-10-23 1993-08-27 Internatl Business Mach Corp <Ibm> コンピュータシステムおよびこのコンピュータシステム上で内観的タスクを遂行する方法並びにi/oプロセッサアセンブリ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60144851A (ja) * 1983-12-30 1985-07-31 Fujitsu Ltd チヤネル制御装置
JPH05216712A (ja) * 1991-10-23 1993-08-27 Internatl Business Mach Corp <Ibm> コンピュータシステムおよびこのコンピュータシステム上で内観的タスクを遂行する方法並びにi/oプロセッサアセンブリ

Similar Documents

Publication Publication Date Title
US7536597B2 (en) Apparatus and method for controlling power, clock, and reset during test and debug procedures for a plurality of processor/cores
DE69713856T2 (de) Integrierte Halbleiterspeicheranordnung und Kommunikationsverfahren dafür
US7558984B2 (en) Apparatus and method for test and debug of a processor/core having advanced power management
DE69226001T2 (de) Hochgeschwindigkeitsprüfung einer integrierten Schaltung mit JTAG
US20060282733A1 (en) Method and apparatus for processor emulation
JPH07181231A (ja) 回路ボード試験システム及びその方法
JPS60144851A (ja) チヤネル制御装置
US4703446A (en) Data processing unit diagnosis control apparatus
JPS583014A (ja) チヤネル自動診断装置
JPS6117967A (ja) 試験可能装置
JPS583018A (ja) 第1と第2のコンピユ−タの間のインタ−フエイスおよび第1と第2のコンピユ−タをインタ−フエイスする方法
US20040148553A1 (en) Scan controller and integrated circuit including such a controller
CN115017080A (zh) 一种在fpga芯片内复用jtag管脚的电路及方法
US4964036A (en) Channel hardware diagnostic apparatus and method
US20040064763A1 (en) Apparatus and method for a trace system on a chip having multiple processing units
US4462029A (en) Command bus
US6140840A (en) Macro cell signal selector and semiconductor integrated circuit including these parts
JPH01184550A (ja) 中間制御装置のテスト回路
JPS61282940A (ja) イベントテ−ブルを用いた制御プログラム検査方式
SU469972A1 (ru) Система обработки данных
JPS59211118A (ja) 入出力装置試験方式
JPH0364895B2 (ja)
JPS6019271A (ja) デ−タ・チヤネル装置
JPH0553980A (ja) バス通信方式
JPH08163033A (ja) 光線路試験方法