JPS5829635B2 - セツゴウガタデンカイコウカトランジスタノ セイゾウホウホウ - Google Patents

Description

【発明の詳細な説明】 本発明は、分子線エピタキシーを利用した接合型電界効
果トランジスタ（以下Ｊ−ＦＥＴと略記）の製造に関す
るもので、電子線照射による選択エピタキシーによって
、ゲート長及びチャネル厚さを精密に制御し、又チャネ
ル中の不純物濃度分布を自由に変える事により、種々の
特性をもつ素子の製造を可能とする方法を提供するもの
である。

従来の拡散とエツチングを繰り返す方法で作ったＪ−Ｆ
ＥＴにおいては、チャネル厚さｄの制御がむづかしく、
それが歩留まり改善のネックとなっていた。

又マスク合わせやエツチングの精度から、ゲート長Ｗも
あまり小さくする事ができず、その為高周波用素子も作
る事が困難であった。

本発明の製造方法を用いたＪ−Ｆ’ＥＴの構成の→りを
第１図ａに示す。

同すはゲートを含む層１００に−Ａ′断面図、同Ｃはチ
ャネルを含む層１１０Ｂ−８’断面図である。

第１図において１はＣｒ ドープ半絶縁性ＧａＡｓ基板
、１０はｎ影領域２、ｐ形ゲート領域４よりなるエピタ
キシャル成長層、１１はエピタキシャル層よりなりチャ
ンネル層６とゲート接続用ｐ形領域３′を有するもので
ある。

第１図のＪ−ＦＥＴはこのエピタキシャル成長層を多層
に積層したものである。

つぎに、第２図ａ−ｄおよび第３図をもとに第１図のＦ
ＥＴの製造工程を説明する。

１は前述したＣｒ ドープ半絶縁性ＧａＡｓ基板で、超
高真空中で基板上にＧｅ添加ＧａＡｓ分子線エピタキシ
ーを行う。

Ｇａの基板への付着係数はほぼ１であるが、Ａｓの基板
への付着係数は、表面にＧａがある時１、ない時０であ
るので成長速度は、主としてＧａの基板への到達率によ
って制御できる。

第３図はＧａＡｓ （００，１）面における表面構造の
遷移を示したもので横軸に温度の逆数を縦軸ＶｃＧａの
基板への到達率をとっである。

ここで線Ｉ、ＩＩはＧａ分子線の強度をパラメータとし
て基板温度の違いによる表面構造の遷移を示したもので
、Ａｓ分子線の強度はＧａ分子線の強度よりも大きいこ
とが保証されている。

■より右上の領域では、Ａｓ安定化面となり、線■より
左下では、Ｇａ安定化面となる。

分子線源としてＧａＡｓを用いると、Ａｓの分子線量は
、Ｇａのそれによって一義的に決まる。

不純物として添加されたＧｅは、Ａｓ安定化面ではＧａ
サイトに組みこまれてｎ型不純物となり、Ｇａ安定化面
では逆にＡＳサイトに組みこまれてｐ型不純物となる。

合筆２図すにおいて、基板１の温度を第３図のＡに保っ
て、分子線エピタキシーを行なう。

この時Ｇｅはｎ型不純物となるから、ｎ影領域２が成長
する。

又同時に基板１上の指定位置４に電子線３を照射し、そ
の指定位置部分の温度を第３図のＢに上げると、その部
分のみＧｅがｐ型不純物となり、ゲートとなるｐ領域４
が形成される。

このようにして、一つの層内で、導電型の異なる領域２
と４を同時に戊長させてエピタキシャル成長層１０を形
成することができる。

更に電子線３を照射した部分としなかった部分の境界近
傍には、温度勾配から第３図のＣの様な温度にある領域
が戊長し、ここでは、ｐとｎとが補償し合いｉ領域５を
形成する。

実際の製造においては、第一層のｐ型ゲートを含ムエビ
タキシャル層１０の成長の時には、基板温度を第３図の
Ｄの様な補償温度領域に保ち、第１図のｂの領域４に電
子線３を走査によって照射しｐ型ゲートを形成する。

こうすると、領域２では、ｐとｎとが一部補償しあい、
領域２の不純物濃度を領域４に比し低くする事が可能で
ある。

なお、この工程においては、基板温度をＡのような温度
に保ちＧｅのような両性不純物の他にＭｇやＺｎの様な
ｐ形不鈍物を加えればゲートとなるｐ影領域４では相対
的に不純物濃度が増し、ｎ領域２では逆に滅するのでＦ
ＥＴとしてはより好ましい効果を得ることができる。

次に第２図のＣに示したチャンネルを含む第２層の成長
を行なう。

この時は、第１図のＣに示すようにたとえば両端部の領
域３′にのみ電子線を照射し、Ｇｅの分子線源の温度を
変えながらエピタキシーを行ってチャンネル層を形成す
る。

このとき基板温度は第３図Ａに保つ。

その結果Ｇｅの分子線源の温度をかえＧｅの分子線強度
をかえるとチャネル中の不純物濃度分布を成長方向で変
化させる事ができ、素子の特性を任意に変える事ができ
る。

Ｇｅの分子線源の温度変化は、不純物濃度を１０４倍の
オーダーで変化させる為には、約２００℃変化させる必
要がある。

以上の工程を繰り返し、ゲートを含む層１０とチャネル
を含む層１１とを交互に任意の回数成長させる事により
第２図ｄの様な積層構造をもつＪ−ＦＥＴを製造するこ
とができる。

又今と反対の位置に電子線を照射することによりｐチャ
ンネルＦＥＴの作成も可能である。

なお、ソース電極はたとえば最上部のエピタキシアル層
１０の左側のｎ影領域２上に設置し、ドレイン電極は右
側の同領域２上に設置し、ゲート電極はｐ影領域４上に
設置すればよい。

また上記電子線照射の方法としてはパルス照射方法も可
能である。

そして、電子線の代りに光ビームを使うことも可能であ
る。

さらに、チャンネル中の不純物濃度を成長方向で変える
方法としては、上記実施例ではＧｅの分子線源の温度を
変えたが、つぎにその別の方法を第４図ａ−ｃとともに
説明する。

第４図ａは種々の大きさの穴を設け、この穴より分子線
噴出口２１よりの分子線を噴出させるシャッター２２を
示す。

同すは偏心シャッター３０を用い、噴出口２１の有効面
積を連続的に変えるものである。

同Ｃは穴の大きさの相違するメツシュ４０を用いたシャ
ッタ４１を示す。

上記製造方法によるところのＪ−ＦＥＴは以下の様な利
点を有するものである。

（１）チャネル厚さｄを数百オングストロームの精度で
精密に制御する事ができ、制御電圧を低くする事ができ
る。

（２）チャネル中の不純物濃度分布を成長方向で自由に
制御でき、それによって種々の特性をもつ素子を製作す
る事ができる。

（３）ゲート長Ｗをサブミクロン以下とする事が可能で
あり、それによってチャネル中の容量が減少し、高周波
用素子を製作する事ができる。

（４）多層構造とする事により、全電流を太きくとる事
ができ、又素子の小型化も可能となる。

（５）ゲートを含む層の選択エピタキシーの境界近傍に
形成されるｉ層により、ｐ型層とｎ型層が直接接触する
場合に比し、耐圧を高める事ができる。

なお効果２について第５図を用いて説明すると。

第５図ａの曲線Ｉの様に中心付近の不純物濃度が高い構
成にすると、ｂのゲート電圧−ドレイン電流特性■の様
になり、ゲート電圧Ｖ。

が小さい時には、空乏層の拡がりがＶ。

に犬きく影響し、ドレイン電流■。

も大きく変化するが、ｖｏを太きくすると■。

の変化は小さくなる。逆に第５図ａの曲線■の様に両端
の不純物濃度を高くすると同じく同すの■の様な特性が
得られる。

また上記実施例では基板１上にゲートを含むエピタキシ
ャル層１０を形成したが、チャンネルを有するエピタキ
シャル層を先に形成してもよく、さらに、基板１上にエ
ピタキシャル層１０の半分の厚さのｐ形エピタキシャル
層を形成しても上記方法を用いることができる。

以上のように本発明の方法はすぐれた特性のＪ−ＦＥＴ
を制御よ〈製作することのできる工業的価値の犬なるも
のである。

【図面の簡単な説明】

第１図ａは本発明の製造方法により作成されたＪ−ＦＥ
Ｔの構造図、同す、ｃは同ａの各エピタキシャル層の平
面図である。 第２図ａ−ｄは本発明の一実施例のＪ−ＦＥＴの製造工
程断面図である。 第３図はＧａＡｓの表面構造の遷移をＧａの基板への到
達率と基板温度の関数として表わした特性図である。 第４図ａ −ｅは分子線噴出口の有効面積を変える方法
を示したものである。 第５図ａは成長方向でのチャンネル部分の不純物濃度の
変化曲線図、同すはそれぞれのゲート電圧−ドレイン電
流特性図である。 １・・・Ｇ ａ Ａ ｓ基板、２・・・ｎ影領域、３・
・・電子線、４・・・ｐ形ゲート領域、６・・・チャン
ネル領域、１０゜１１・・・エピタキシャル成長層。

Claims (1)

【特許請求の範囲】
1. １ 基板上の結晶成長面に、［Ｊ−Ｖ族化合物半導体の
   分子線エビノミシー中に■族両性不純物の分子線を加え
   る事により一導電型の第１のエピタキシャル層を形成す
   ると同時に、前記第１のエピタキシャル層の第１の指定
   位置を集中したエネルギーにより局部加熱して前記第１
   の指定位置の導電型を他方導電型に変化させ、前記第１
   の指定位置にゲート領域、前記第１の指定位置に隔てら
   れた位置にソース、ドレイン領域を前記第１のエピタキ
   シャル層に形成する工程と、前記第１のエピタキシャル
   層上に前記［［、Ｖ族化合物半導体構成元素と■族両性
   不純物の分子線により一導電型の第２のエピタキシャル
   層を形成する工程と、前記第２のエピタキシャル層上に
   、■−ｖ族化合物半導体の分子線エビノミシー中に■族
   両性不純物の分子線を加える事により一導電型の第３の
   エピタキシャル層を形成すると同時に、前記第１の指定
   位置上の前記第３のエピタキシャル層の第２の指定位置
   を集中したエネルギーにより局部加熱して前記第２の指
   定位置の導電型を他方導電型に変化させ、前記第２の指
   定位置にゲート領域、前記第２の指定位置に隔てられた
   位置にソース、ドレイン領域を前記第３のエピタキシャ
   ル層に形成する工程を有し、前記第１、第２の指定位置
   にはさまれた前記第２のエピタキシャル層をチャンネル
   領域とする接合形電界効果トランジスタの製造方法。