JPS5823967B2 - シンゴウアツシユクカイロ - Google Patents

Description

【発明の詳細な説明】 テープ、レコードなどの各種記録媒体に希望する信号を
記録し、これより再生する場合、信号伝送系に発生する
雑音はこれを効果的に除去する必要がある。

記録時点で入力信号のダイナミックレンジを狭めたり、
あるいは種々の雑音除去回路を設けるのもその一つの策
であるが、近年ｄｂｘ方式と呼ばれるデシリニア方式に
よる雑音除去回路が提案されている。

このｄｂｘ方式は、信号を圧縮して記録すると共に、再
生時には圧縮した分だけ信号を伸長して再生するように
した記録再生方式を指すものであって、従ってそのブロ
ックダイヤグラムは第１図で示すようになる。

すなわち、入力信号のレベルルとなる信号圧縮回路１が
記録媒体２の前段に配されると共に、再生系には再生出
力レベルの２乗に比例したレベルを出力レベルとする信
号伸長回路３が設けられる。

圧縮、伸長回路１，３は夫々第２図に示すような回路を
もって構成されるを普通とする。

同図Ａに示す基本構成から説明すると、端子６ａに供給
されたＶｉなる入力レベル（電圧）をもつ入力信号Ｓｉ
は利得制御回路ＶＣＡ４と共に対数変換回路５に供給さ
れる。

対数変換回路５で得た出力Ｖｃ（Ｖｃ−Ｃ２’１ｎｋＶ
ｉ ；Ｃ２、ｋは定数）はＶＣＡ４に利得制御電圧とし
て供給されるが、この場合ＶＣＡ４の利得Ａは、制御電
圧Ｖｃの指数に比例（Ａ＝ＡｏｅＯＩＶＣ；絢、Ｃ１は
定数）するような特性になされるものである。

従って、出力端子６ｂに得られる信号ＳｏのレベルＶｏ
は次式で表わすことができる。

従って、今Ｃ２−−２ＣＩとすれば、（１）式は、とな
るので、入力信号Ｖｉは７乗に圧縮される。

このため同図Ａの回路は信号圧縮回路として働く。

又、ｃ２＝ｃ１とすると、（１）式は、 Ｖ ｏ ＝ Ａｏｋ Ｖ ｔ −−（３）とな
る。

すなわち、この場合においては入力信号Ｖｉは２乗に伸
長されることになる。

このように、定数を適宜選定すれば、回路１０Ａを信号
圧縮回路としても、伸長回路としても共に使用できる。

同図Ｂに示す回路１０Ｂを上述したと同様な使い方が可
能である。

この回路１０Ｂでは出力電圧Ｖｏの帰還路に対数変換回
路５が介在され、その出力Ｖｃが制御電圧としてＶＣＡ
４に供給されるように構成されている。

この回路１０Ｂでの出力電圧Ｖｏは次式で表わすことが
できる。

（４）式において、Ｃ２＝ ２ ｃｉとすると、（５）
式が、そして、Ｃ２＝−ＣＩとすると（６）式が夫々得
られる。

Ｖｏ二Ａ。

２ｋＶｉ２ 曲・・ （５）（５）式は信号の伸長
を示し、（６）式は信号の圧縮を示すから、上述したと
同様に定数ＣｌＣ２の選定によって回路１０Ｂを伸長回
路としても、圧縮回路としても共に使用することができ
る。

なお、通常は（２）式と（５）式（又は（３）式と（６
）式）が組となるように回路１０Ａ、１０Ｂが使用され
る。

このように、ＶＣＡ４と対数変換回路５とを使用すれば
信号の圧縮及び伸長を行うことができ、従って、雑音を
有効に除去できる大きな特徴を有するものであるが、そ
の反面次のような欠点を有する。

すなわち、上述した回路１０Ａ、１０ＢはＶＣＡ４や対
数変換回路５で構成されているものであるが、完全な指
数関数特性及び対数関数特性は容易に得ることはできな
いので、上記特性をもった素子の製造が困難であること
に加え、歩留りの低下を招来する欠点がある。

そして、夫々の理乗特性となるようにずれる確率は極め
て少い。

それは、回路１０Ａ、１０Ｂを構成するトランジスタ、
ダイオードの各種回路素子のバラツキ、更には個々の回
路素子の温度特性などが直接指数及び対数関数特性に影
響を及ぼすためであって、そのため均一な特性が得られ
ないので、常に正しい信号の圧縮伸長ができず、忠実な
る再現を期待し得ない致命的な欠点を有する。

本発明は、このような従来回路のもつ欠点を構成簡単に
して一掃したものである。

すなわち、本発明の信号圧縮回路は夫々電圧制御型の利
得制御素子を有するｎ個の増巾器を縦続接続し、第ｎ段
目の増巾器の出力に所定値を加算した電圧を上記各段の
利得制御素子に印加すると共に、入力信号を初段の増巾
器に供給して、ｋ段目の増巾器よりものであって、この
ような特殊な構成を採ることによって、指数関数特性や
対数関数特性を賦与しないでも目的とする信号圧縮を行
えるようになり、それにより素子特性のバラツキや温度
特性による回路特性への影響を回避できる特徴を有する
ものである。

第３図以下を参照して本発明による信号圧縮画（ｎ、に
共に整数）に圧縮できる回路を提案するものであるが、
最初の実施例は最も基本的な回路に圧縮する回路を例に
とって説明しよう。

第３図において、Ｔｃはこの信号圧縮回路を全体として
示す。

本例では上述したように１乗に圧縮する回路であるから
、２個の増巾器７Ａ、７Ｂが使用され、これが縦続接続
される。

増巾器７Ａ。７Ｂは夫々同一構成を採るので、一方のみ
説明する。

増巾器７Ａは電圧制御型の利得制御素子８Ａと増巾回路
９Ａとを有する。

利得制御素子８Ａはこれに供給される制御電圧Ｖｏで、
その利得ＡｆｆＱ）が制御されるので、増巾器７Ａ全体
としてはＶＣＡとなる。

利得Ａ（ＶＱ）は１以下であるものが使用される。

依って、実際は後述する理由により、素子８Ａは減衰素
子として構成された分布ドレイン型ＦＥＴ（後述する）
が好適である。

なお、増巾回路９Ａの利得（増中度）をＡＩとする。

他方の増巾器７Ｂも増巾器７Ａと同様に構成され、利得
制御素子８Ｂはその利得Ｂ（ｖＧ）が素子８Ａと同様、
制御電圧ｖＧで制御されるようになっている。

ここで、本発明において使用する利得制御素子８Ａ、８
Ｂは特性の揃ったものが使用され、すなわち、同一の制
御電圧ＶＧで同一の利得Ａ（ＶＧ）が得られるような素
子を使用する。

（、，Ａ（ｖｏ） −Ｂ（Ｖｏ））。

特性の揃ったものを得るには、例えば同一ペレットを用
いてこれら素子８Ａ、８Ｂを半導体集積化すればよい。

なお、増巾回路９Ｂの利得をＡ２とする。

制御電圧Ｖ。

は図のように増巾器７Ｂで得た出力ｖｂと所望値の電圧
、すなわち負のオフセット電圧−ｖＦとの加算出力（■
Ｇ−■ｂ−ｖＦ）が使用される。

１１は加算器、１２はオフセット電圧ｖＦの供給端子で
ある。

ここで、圧縮すべき入力信号ｓＩは初段の増巾器７Ａの
入力端子１３に供給され、出力（１４はその端子）は段
間から取られるが、この信号圧縮回路ＴＯにあって、入
力信号ｓＩにおけるレベルＶｉと出力信号Ｓｏにおける
出力レベルＶｏとの関係は夫々（７） 、 （８）式で
示すようになる。

Ｖ ｉＡＩ Ａ（ＶＧ ） ＝ Ｖｏ −・” （
７）ＶＯＡ２Ａ（ＶＧ）＝ＶＧ＋ＶＦ ・＝・・ （８
）これら（７）、（８）式からＡ（ＶＧ）を消去して整
理すれば、 が得られる。

この（９）式から明らかなように出力しられる。

従って、この回路ＴＯは所期の目的を達成できる回路で
あることが判る。

この（９）式で注目すべきことは、増巾器７Ａ、γＢを
構成する利得制御素子８Ａ、８Ｂの利得変化特られるよ
うになっていることである。

換言するなら、利得変化特性がいかなるものを使用して
も、出力には影響されず、従って従来例で述べたように
指数関数特性をもった素子を使用せねばならぬと云った
制限は全く必要なく、利得が同じ２個の素子８Ａ、８Ｂ
がありさえすれば、いかなる利得変化特性を有した素子
でも使用することができる。

従って、異る利得変化特性の素子を利得制御素子８Ａ、
８Ｂとして使用しても、同一の利得変化特性の素子を使
用しても得られる出力信号における出力特性は同一であ
る。

そして、上記した（９）式の右辺にはＶｉのほかはほぼ
定数とみなせるので、他の利得制御素子とのバラツキや
温度特性を表わす定数（又は変数）が含まれていないの
で、このバラツキや温度特性などによっても回路Ｔｃの
出力特性が影響されない小さくすることができるため、
ＶＦを大きくすれある。

この目的を達成させるために、所定値の電圧としてオフ
セット電圧ｖＦを印加するものである。

回路ＴＯについての説明は以上の通りで、入カブ等の記
録媒体２に記録されるが、再生する場合には当然との記
録信号を伸長しなければならない。

伸長回路の概念的構成は以下述べる通りである。

すなわち、この伸長回路も圧縮回路Ｔｃと同様、電圧制
御型の利得制御素子を備えた増巾器で構成され、これら
増巾器をｎ個用いた場合には初段より第に段まで及び第
に＋１段より第ｎ段までが夫夫縦続接続され、終段の出
力に所定値を加算した制御電圧で利得制御素子の利得が
制御されるように構成されると共に、第に段の出力を初
段の増巾器に供給し、第に段及び第に＋１段の増巾器に
入力信号を供給することにより、ｋ段目の増巾器か得る
ようにしたものである。

説明の都合上、第３図に対応した伸長回路を述へる。

第４図は２乗（ｎ＝２ 、 ｋ＝１ ）の伸長回路を示
し、全体を符号ＴＥで示す。

２乗回路であるから、２個の増巾器２０Ａ、２０Ｂを有
し、初段の増巾器２０Ａは図で示すように、その利得Ｂ
の利得制御素子２２Ａと、更に本例では演算増巾器２３
とを備え、演算増巾器２３の非反転入力端子汗）には増
巾回路２１Ａの出力が供給され、反転入力端子（−）に
は演算増巾器２３で得た出力が素子２２Ａを介して供給
されるようになされている。

そして、増巾回路２１Ａに入力信号Ｓ■が端子２４を通
じて供給され、端子２５より出力信号Ｓｏを得るように
している。

他方の増巾器２０Ｂは第３図で示したと同様、利得制御
素子２２Ｂと増巾回路２１Ｂとを有し、増巾回路２１Ｂ
で得た出力に所定値、すなわち上述したように負のオフ
セット電圧−ＶＦを加算して得た制御電圧■Ｇが夫々の
素子２２Ａ、２２Ｂに供給される。

なお、入力信号ｓＩは素子２２Ｂにも供給される。

２６はオフセット電圧ｖＦの供給端子、２７は加算器で
ある。

素子２２Ａと２２Ｂとは圧縮回路Ｔｃと同様、同一の制
御電圧ＶＧが与えられれば、その利得が同一になるよう
な素子が使用されるは言うまでもなく、従って夫々の利
得を図示のように定めれば、夫々（１０）式及びα試が
成立する。

ＶｉＢ２Ｂ（ＶＧ）二■Ｇ＋■Ｆ ・・・・・・ （１
１）■ Ｖｉ−＝ＶｏＢ（Ｖｏ） ・”・・・（１２）１ （１０）、α０式より、Ｂ（ＶＧ）を消去し、整理すれ
ば、が得られる。

この（１２）式より明らかなように、出力信号Ｓｏの出
力レベルＶｏは入力信号ｓＩにおけるレベルＶｉの２乗
に比例し、入力信号ｓＩは２乗だけ伸長したことが判る
。

この場合においても、指数関数特性や対数関数特性を回
路に賦与しないでも信号の伸長を行うことができると共
に、素子特性のバラツキや温度特性に基づく回路特性へ
の影響を回避しうる特徴がある。

従って、前述した圧縮回路Ｔｃとこの伸長回路ＴＥとを
併用すれば、信号伝送系に発生する雑音を有効に除去で
きる効果がある。

ところで、上述した利得制御素子８Ａ、８Ｂ及び２２Ａ
、２２Ｂにあって、例えば、これを信号圧縮回路Ｔｃに
使用する場合では、入力信号ｓＩものでなければならな
い。

例えば、最大入力レベル変化が１２０ｄＢあったならば
、少くとも６０ｄＢの範囲に亘って利得が可変できる利
得制御素子を使用せねばならない。

この要求に答えられる素子として最適なものは、本出願
人が既に提案したＦＥＴを挙げることができる。

このＦＥＴは原理的にはチャンネル巾方向におけるドレ
イン領域の両端近傍から２個のドレイン電極を取出した
もので、このように構成することにより広範囲に亘る減
衰特性が得られるものである。

第５図はこのトランジスタの基本的構成図、第６図は第
５図の■−■′線上断面図であって、本例ではＭＯＳ型
のＦＥＴに基本思想を導入した場合である。

説明の都合上、第６図から説明を付記すると、この断面
図は通常のＭＯＳ−ＦＥＴと、その構成が大略同じであ
るから、詳細な説明は省略するも、３０はＦＥＴを全体
として示し、３１はＮ型（またはＰ型）の半導体基体で
ある。

基体３１の夫々所定とする位置及び所定の距離りを隔て
てその上面３１ａより、Ｐ型（またはＮ型）の不純物が
拡散されてソース拡散領域３２及びドレイン拡散領域３
３が形成される。

但し、本例の拡散による領域形成は図のように夫々拡散
面積が異なり、ドレイン領域３３の方が小さくなされて
いるが、これは第５図で示すように電極の取出し位置が
チャンネルより夫々外方に存する如く選定されているた
めである。

また、チャンネルと対向するドレイン領域３３の不純物
濃度は電極ＤＩ 、 Ｄ２の取出し部分のドレイン領域
のそれと同程度又はそれより低くなされている。

なお、３４は５ｉ０２等の絶縁層、３５は周知のように
所定の厚みに選定されたゲート酸化膜となる５ｉ０２等
の絶縁層であって、この絶縁層３５の上面にはゲート電
極ＧとなるＡ１等の導電層３６が被着形成され、同様に
ソース領域３２の上面にはその全面に亘って導電層３７
が被着形成され、ソース電極Ｓとなされる。

そして、ドレイン領域３３よりトレイン電極を導出する
も、チャンネルの巾方向即ち第５図で示すｙ方向におけ
るドレイン領域３３の両端から夫夫電極ＤＩ ＋ Ｄ２
を取出すものである。

この場合、電極ＤＩ 、 Ｄ２の取出しを容易にするた
め、本例ではソース−ドレイン間に形成されるチャンネ
ルより夫々外側の位置から取出している。

この図で、左側のドレイン電極を第１のドレイン電極Ｄ
ｌ、右側のそれを第２のドレイン電極Ｄ２とする。

なお、第５図を理解し易くするため、ソース及びドレイ
ン領域３２．３３は点線で、導電層３６．３７は実線で
、そして電極Ｄ１．Ｄ２及びＳを取出すために形成され
る窓孔３８ａ 、３８ｂは１点鎖線で美々示しである。

第５図のように構成されたＦＥＴ３０の記号は第７図の
ように定める。

このＦＥＴ３０を減衰素子として使用する場合は、信号
伝送路に対し直列に接続され、すなわち第７図で示すよ
うに、第１のドレイン電極Ｄｌは入力端子４０とされ、
第２のドレイン電極Ｄ２から出力端子４１が導出される
。

そして、ソース電極Ｓは接地されて使用される。

なお４２はバンクゲート端子である。

このように接続した場合、ゲート端子Ｇに供給される制
御電圧ｖＧを可変すれば出力信号の利得ｇは直線的に変
化すると共に減衰量が大きくとれ、しかも歪率が改善さ
れる。

その理論的な説明は割愛する。

第８図において、曲線４４ａ、４４ｂは従来素子の減衰
特性を示す。

本例のＦＥＴ３０の減衰特性は曲線４５に示す。

この図を見れば、このＦＥＴ３０の利得可変範囲が大き
く、６０ｄＢ以上にも亘り、しかも直線性が優れている
ことが判然とし、依ってこのＦＥＴ３０は本発明回路の
利得制御素子に適用して極めて好適である。

このＦＥＴ３０を使用した圧縮回路Ｔｃ及び伸長回路Ｔ
Ｅの具体例は第９図及び第１０図に示す通りである。

第９図は圧縮回路ＴＯを示し、利得制御素子８Ａには上
述したＦＥＴ３０のほかに、トランジスタＱｌよりなる
バッファ回路４６を有する。

増巾回路９Ａは差動アンプ４Ｔと演算増巾器４８から構
成されている。

なお、５０は両波整流回路を含む制御電圧形成回路を示
す。

すなわち、増巾回路９Ｂで得た出力は一対のトランジス
タＱ２− Ｑ３と一対のダイオードＤＩ ｔ Ｄ２で両
波整流される。

そしてこの整流出力にはオフセット電圧ｖＦが印加され
る。

この電圧ｖＦとしてはトランジスタＱ２ 、 Ｑ３のＶ
ＢＥが使用される。

加算出力は時定数回路５３を経て、一対の利得制御素子
８Ａ、８Ｂに制御電圧（すなわち、ＡＧＣ電圧）Ｖｒｓ
として供給される。

このように構成す得ることができる。

第１０図は伸長回路ＴＥの具体例であるが、その説明は
省略するも、この回路ＴＥで得られる２乗特性は第１３
図の曲線ｐｂで示す如くなり、略理想的な特性が得られ
るものである。

ところで、上述した実施例はｎ＝２ 、に＝１とたが、
増巾器の数には限定されない。

第１１図はｎ個の増巾器を用い、ｋ番目より出力を取出
した場合の系統図を示す。

この場合には次のような出力が得られることになる。

乗に信号が圧縮されることになる。

伸長回路においては第１２図のようになる。

こもない（α（１）式参照）。

以上説明したように本発明では電圧制御型の利得制御素
子で増巾器を構成すると共に、この増巾器を巧みに組合
わせて信号圧縮回路Ｔｃを構成したものである。

この場合、出力信号Ｓｏはα３）式で状態で得られるか
ら、本発明では入力信号を任意所望の如く圧縮すること
ができる。

そして本発明では、従来例の如く、回路特性が指数関数
特性や対数関数特性である必要は全くないから、指数関
数特性や対数関数特性を考慮する必要がない。

それに伴って各素子のバラツキ、更には温度特性が圧縮
回路Ｔｃの圧縮特性に影響を及ぼすことがない。

依って、本発明では回路素子の設計、製造が極めて容易
で、常に均一な特性を有した回路ＴＯを具現できる特筆
すべき効果を有する。

勿論、歩留りの向上が図れること及び高信頼性が得られ
ることは言うに及ばない。

又、第１１図のようにｎ個の増巾器を用いて信号圧縮回
路Ｔｃを構成する場合では、出力信号の取出し方によっ
て、入力信号をどのようにでも圧縮することができ、そ
れだけ用途の広汎化を図り得る特徴がある。

なお、本発明において使用する複数の利得制御素子は夫
々同じ制御電圧で同じ利得に制御されることが要件にな
っているが、例えば複数の利得制御素子を同一のペレッ
ト内に形成するようにすれば、上述の条件は容易に満足
できるものである。

そして、利得制御素子として上述したＦＥＴ３０を使用
する場合では利得変化量が大きいことと相俟って集積化
が容易であるため、本発明の利得制御素子に適用して極
めて好適である。

【図面の簡単な説明】

第１図は本発明の説明に供する図、第２図は信号圧縮及
び伸長回路の一例を示す系統図、第３図は本発明による
信号圧縮回路の一例を示す系統図、第４図は信号伸長回
路の一例を示す系統図、第５図は本発明の利得制御素子
に使用して好適なＦＥＴの一例を示す平面図、第６図は
そのＩ−Ｉ’線上断面図、第７図はこのＦＥＴの記号の
図、第８図はＦＥＴの減衰特性曲線図、第９図は信号圧
縮回路の具体例を示す接続図、第１０図は同様に信号伸
長回路の具体例を示す接続図、第１１図は本発明の他の
例を示す系統図、第１２図は第４図の他の例を示す系統
図、第１３図は本発明の説明に供する線図である。 １、’ｒｏは信号圧縮回路、３．ＴＢは信号伸長回路、
４はＶＣＡ、５は対数変換回路、７Ａ〜７Ｎ。 ２０Ａ〜２ＯＮは増巾器、８Ａ〜８Ｎ、２２Ａ〜２２Ｎ
は電圧制御型の利得制御素子、１３．２４は入力信号ｓ
Ｉの入力端子、１４．２５は出力端子、■Ｆはオフセッ
ト電圧、■Ｇは制御電圧、３０はＦＥＴ、２３は演算増
巾器である。

Claims (1)

【特許請求の範囲】
1. １ 夫々電圧制御型の利得制御素子を有するｎ個の増巾
   器が縦続接続されると共に、上記第ｎ段目の増巾器の出
   力にこの出力よりも充分大きな所定の電圧を加算した電
   圧が上記各段の利得制御素子に印加されてなり、初段の
   上記増巾器に入力信号綿された出力信号を得るようにし
   たことを特徴とする信号圧縮回路。