JPS58219524A - マトリクス表示パネルの製造方法 - Google Patents
マトリクス表示パネルの製造方法Info
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- JPS58219524A JPS58219524A JP10320482A JP10320482A JPS58219524A JP S58219524 A JPS58219524 A JP S58219524A JP 10320482 A JP10320482 A JP 10320482A JP 10320482 A JP10320482 A JP 10320482A JP S58219524 A JPS58219524 A JP S58219524A
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は簡略化した薄膜トランジスタアレー製造工程を
採用した低コスト、高信頼性のマトリクス表示パネルの
製造方法に関するものである。
採用した低コスト、高信頼性のマトリクス表示パネルの
製造方法に関するものである。
液晶等を低デユーティ比でマトリクス表示するために、
薄膜トランジスタ（以下ＴＰＴと略す）より成るスイッ
チ素子を各絵素に導入する試みがある。すなわち、□第
１図の平面図及び第２図のＡＡ／断面図に示す如く、Ｔ
ＦＴアレー付き基板１０は、ガラス等の絶縁基板７の上
に、ゲート電極１．ゲート絶縁膜２．半導体層３．ドレ
イン電極４．ソース電極６．絵素電°極８が各絵素単位
で構成されたものである。このＴＦＴアレー付き基板１
０と、ガラス等の透明絶縁基板上に酸化インジウム、酸
化すず等の透明共通電極１３を有する基板との間に、第
３図の断面図に示すように液晶等の表示媒体１２をはさ
むことによって、多数の絵素を表示できるＸ−Ｙマトリ
クス表示パネルカ）構成されうる。
薄膜トランジスタ（以下ＴＰＴと略す）より成るスイッ
チ素子を各絵素に導入する試みがある。すなわち、□第
１図の平面図及び第２図のＡＡ／断面図に示す如く、Ｔ
ＦＴアレー付き基板１０は、ガラス等の絶縁基板７の上
に、ゲート電極１．ゲート絶縁膜２．半導体層３．ドレ
イン電極４．ソース電極６．絵素電°極８が各絵素単位
で構成されたものである。このＴＦＴアレー付き基板１
０と、ガラス等の透明絶縁基板上に酸化インジウム、酸
化すず等の透明共通電極１３を有する基板との間に、第
３図の断面図に示すように液晶等の表示媒体１２をはさ
むことによって、多数の絵素を表示できるＸ−Ｙマトリ
クス表示パネルカ）構成されうる。
上記第１図〜第３図に示すＴＰＴアレー付きマートリク
ス表示パネルの電気的等価回路は、第４図に示すように
なる。
ス表示パネルの電気的等価回路は、第４図に示すように
なる。
以下、第４図に基づして動作原理を説明する。
便宜上ＴＰＴとしては、半導体層として、ＣｄＳｅやア
モルファスシリコンを用いたｎチャンネルエンハンスメ
ント型と考える。この場合、ドレイン電極６をソース電
極４にに対して正になるように電圧を印加した状態で、
ゲート電極１をソース電極４と等電位ないし、それ以下
の電位に保った時ＴＰＴはオフ状態となり、ソース・ド
レイン間には殆ど電流は流れないが、ゲート電極１をソ
ース電極４に対して正に保つと、ゲート絶縁膜２に接す
る半導体膜３中に電子が誘導される結果ＴＰＴはオン状
態となり、ソース・ドレイン間に電流が流れるようにな
る。マトリクス駆動する場合は、通常、線順次に信号が
印加される。すなわち、ドレイン電極６に相当する信号
線ｘ１．ｘ２．ｘ３・・・には、同時にオン信号（透明
共通電極１３に対して正電圧）ないしオフ信号（透明共
通電極１３に対して等しいかそれ以下の電位）を印加し
ている７期間にゲート電極１に相当する走査電極Ｙ１．
Ｙ２・・・・・・のひとつに選択パルス（透明共通電極
１３に対して正）を印加する。非選択の走査電極は非選
択電位（透明共通電極１３と等しいかそれ以下）に保た
れる。ゲートが選択されたラインに連なる絵素の内、オ
ン信号の印加されている絵素は、絵素電極８と透明共通
電極１３、及び両電極間にはさまれた表示媒体とで構成
される電気容量に電荷、′。
モルファスシリコンを用いたｎチャンネルエンハンスメ
ント型と考える。この場合、ドレイン電極６をソース電
極４にに対して正になるように電圧を印加した状態で、
ゲート電極１をソース電極４と等電位ないし、それ以下
の電位に保った時ＴＰＴはオフ状態となり、ソース・ド
レイン間には殆ど電流は流れないが、ゲート電極１をソ
ース電極４に対して正に保つと、ゲート絶縁膜２に接す
る半導体膜３中に電子が誘導される結果ＴＰＴはオン状
態となり、ソース・ドレイン間に電流が流れるようにな
る。マトリクス駆動する場合は、通常、線順次に信号が
印加される。すなわち、ドレイン電極６に相当する信号
線ｘ１．ｘ２．ｘ３・・・には、同時にオン信号（透明
共通電極１３に対して正電圧）ないしオフ信号（透明共
通電極１３に対して等しいかそれ以下の電位）を印加し
ている７期間にゲート電極１に相当する走査電極Ｙ１．
Ｙ２・・・・・・のひとつに選択パルス（透明共通電極
１３に対して正）を印加する。非選択の走査電極は非選
択電位（透明共通電極１３と等しいかそれ以下）に保た
れる。ゲートが選択されたラインに連なる絵素の内、オ
ン信号の印加されている絵素は、絵素電極８と透明共通
電極１３、及び両電極間にはさまれた表示媒体とで構成
される電気容量に電荷、′。
が充電される結果、表示媒体に電圧が印加されることに
なり、逆にゲートが選択されてもオフ信号しか印加され
ていない絵素には電圧が印加されカいことになり、ＴＰ
Ｔ素子がスイッチとして働きクロストークが防止できる
ことになる。充電された電荷はＴＰＴのオフ抵抗と絵素
抵抗及び絵素の電気容量で決まる時定数で消失する。表
示媒体が液晶のように交流で駆動しないと寿命が劣化す
るものでは、奇数フィールドと偶数フ、イールドでは絵
素に印加される電圧の極性が逆になるように信号電圧が
選択される。
なり、逆にゲートが選択されてもオフ信号しか印加され
ていない絵素には電圧が印加されカいことになり、ＴＰ
Ｔ素子がスイッチとして働きクロストークが防止できる
ことになる。充電された電荷はＴＰＴのオフ抵抗と絵素
抵抗及び絵素の電気容量で決まる時定数で消失する。表
示媒体が液晶のように交流で駆動しないと寿命が劣化す
るものでは、奇数フィールドと偶数フ、イールドでは絵
素に印加される電圧の極性が逆になるように信号電圧が
選択される。
以上、従来のＴＰＴアレー付きマトリクス表示パネルの
構成を説明したが、この表示パネルは主とじてツィステ
ッドネマティック液晶を表示媒体に用いることを意図し
ているために、絵素電極及びこの電極上に絶縁膜或は半
導体膜が設けられている場合は、これらの膜も透明でな
ければならないという制約があった。すなわち、例えば
半導体層としてプラズマＣｖＤ法で設けたアモルファス
シリコンを使用する場合、膜が不透明な為どうしても絵
素電極上の不透明半導体膜をとり除くプロセスを必要と
した。然るに、ゲート絶縁層が窒化シリコンや二酸化シ
リコンでかつ半導体層がアモルファスシリコンやポリシ
リコンである場合、これらのゲート絶縁膜や透明な絵素
電極にダメージを与えることなく、アモルファスシリコ
ンやポリシリコン半導体層をとり除く選択的エツチング
が困難な為、性能の良い薄膜トランジスタを得るにはエ
ツチングプロセスの厳格なコントロールを必要とし、仮
にプロセスを慎重にコントロールしても、歩留りよく薄
膜トランジスタアレーを製造することは、はなはだ困難
なのが実情である。
構成を説明したが、この表示パネルは主とじてツィステ
ッドネマティック液晶を表示媒体に用いることを意図し
ているために、絵素電極及びこの電極上に絶縁膜或は半
導体膜が設けられている場合は、これらの膜も透明でな
ければならないという制約があった。すなわち、例えば
半導体層としてプラズマＣｖＤ法で設けたアモルファス
シリコンを使用する場合、膜が不透明な為どうしても絵
素電極上の不透明半導体膜をとり除くプロセスを必要と
した。然るに、ゲート絶縁層が窒化シリコンや二酸化シ
リコンでかつ半導体層がアモルファスシリコンやポリシ
リコンである場合、これらのゲート絶縁膜や透明な絵素
電極にダメージを与えることなく、アモルファスシリコ
ンやポリシリコン半導体層をとり除く選択的エツチング
が困難な為、性能の良い薄膜トランジスタを得るにはエ
ツチングプロセスの厳格なコントロールを必要とし、仮
にプロセスを慎重にコントロールしても、歩留りよく薄
膜トランジスタアレーを製造することは、はなはだ困難
なのが実情である。
第１図および第２図に示す構成のＴＰＴアレーを、例え
ばプラス−ｙ ＣＶ Ｄ法を用いて製造するに当っては
通常、以下の如き工程を必要とする。
ばプラス−ｙ ＣＶ Ｄ法を用いて製造するに当っては
通常、以下の如き工程を必要とする。
■ ガラス基板上に酸化スズ、酸化インジウム等の透明
電極を形成する工程、 ■ 第１のフォトマスクを用いて、上記透明電極を絵素
電極（第１図８）の形状にフォトエッチによりバタンニ
ングする工程、 ■ クロム等のゲート電極材料を形成する工程、■ 第
２のフォトマスクを用いて、前記ゲート電極材料をゲー
ト及び走査電極（第１図１）状にバタンニングする工程
、 ■ プラズマＣＶＤ法により、窒化シリコン或は酸化シ
リコン等のゲート絶縁膜を堆積する工程、 ■ プラズマＣＶＤ法により、アモルファスシリコン半
導体膜を堆積する工程、 ■ 第３のフォトマスクを用いて、前記アモルファスシ
リコン膜を絵素近傍に於ては、第１図の３に示す如き形
状にバタンニングし、同時にパネル周辺部に於ける端子
取り出し部のアモルファスシリコン膜をエツチング除去
する工程、■ 第４のフォトマスクを用いてパネル周辺
部に於ける端子取り出し部及びドレイン電極と絵素電極
とのコンタクトホール（第１図９）のゲート絶縁膜をエ
ツチング除去する工程、■ ソース・ドレイン用電極材
料を形成する工程、 、、、、、、
、。
電極を形成する工程、 ■ 第１のフォトマスクを用いて、上記透明電極を絵素
電極（第１図８）の形状にフォトエッチによりバタンニ
ングする工程、 ■ クロム等のゲート電極材料を形成する工程、■ 第
２のフォトマスクを用いて、前記ゲート電極材料をゲー
ト及び走査電極（第１図１）状にバタンニングする工程
、 ■ プラズマＣＶＤ法により、窒化シリコン或は酸化シ
リコン等のゲート絶縁膜を堆積する工程、 ■ プラズマＣＶＤ法により、アモルファスシリコン半
導体膜を堆積する工程、 ■ 第３のフォトマスクを用いて、前記アモルファスシ
リコン膜を絵素近傍に於ては、第１図の３に示す如き形
状にバタンニングし、同時にパネル周辺部に於ける端子
取り出し部のアモルファスシリコン膜をエツチング除去
する工程、■ 第４のフォトマスクを用いてパネル周辺
部に於ける端子取り出し部及びドレイン電極と絵素電極
とのコンタクトホール（第１図９）のゲート絶縁膜をエ
ツチング除去する工程、■ ソース・ドレイン用電極材
料を形成する工程、 、、、、、、
、。
■ 第６のフォトマスクを用いて前記電極材料。
を、ソース電極（第１図６）、ドレイン電極（第１図４
）の形状にバタンニングする工程、以上の工程によ・っ
て、透明絵素電極８が透明なゲート絶縁膜用誘電体膜２
で覆われた構成のＴＰＴアレーが構成できる。絵素電極
８の上に誘電体膜２が覆われている為に誘電体膜の厚み
が厚いような場合、この膜で電位降下が生じ駆動電圧の
上昇を持たらすので、そのような場合には絵素上の誘電
体膜をさらに第６のフォトマスクを用いてエツチング除
去する必要が生じる。前記■の工程で同時に絵素上の誘
電体膜も除去する方法が考えられるが、この工程で透明
電極を露すしておくと、例えばアルミニウム等をソース
、ドレイン電極材料として用いた場合、■の工程に於て
透明絵素電極がアルミニウムエツチング液に曝されるこ
とになり、透明絵素電極がダメージをうけるので、■の
工程では、後の工程に於ける絵素電極の保護膜としてゲ
ート絶縁膜を絵素電極の上に残しておく必要がある。
）の形状にバタンニングする工程、以上の工程によ・っ
て、透明絵素電極８が透明なゲート絶縁膜用誘電体膜２
で覆われた構成のＴＰＴアレーが構成できる。絵素電極
８の上に誘電体膜２が覆われている為に誘電体膜の厚み
が厚いような場合、この膜で電位降下が生じ駆動電圧の
上昇を持たらすので、そのような場合には絵素上の誘電
体膜をさらに第６のフォトマスクを用いてエツチング除
去する必要が生じる。前記■の工程で同時に絵素上の誘
電体膜も除去する方法が考えられるが、この工程で透明
電極を露すしておくと、例えばアルミニウム等をソース
、ドレイン電極材料として用いた場合、■の工程に於て
透明絵素電極がアルミニウムエツチング液に曝されるこ
とになり、透明絵素電極がダメージをうけるので、■の
工程では、後の工程に於ける絵素電極の保護膜としてゲ
ート絶縁膜を絵素電極の上に残しておく必要がある。
以上述べた通り、従来のＴＰＴアレー形成工程では、フ
ォトマスクを少なくとも６〜６枚必要とし、工程が煩雑
になりこれがひいては歩留りの低下とコスト上昇を持た
らす主要因となっていた。
ォトマスクを少なくとも６〜６枚必要とし、工程が煩雑
になりこれがひいては歩留りの低下とコスト上昇を持た
らす主要因となっていた。
本発明は、以上の如き従来の欠点を克服する為に、アレ
ー製造プロセスを大幅に簡略化した低コスト、高信頼性
のマトリクス表示パネルの製造方法を提供するものであ
り、以下図面に従って各製造工程を説明する。
ー製造プロセスを大幅に簡略化した低コスト、高信頼性
のマトリクス表示パネルの製造方法を提供するものであ
り、以下図面に従って各製造工程を説明する。
本発明の製造法に於ては、まずガラス等の絶縁基板７上
に、クロム、ニクロム、モリブデン、金等のゲート電極
材料を形成したのち、第１のフォトマスクを用いて第６
図に示す如く、ゲート電極１ｅ状にバタン化する。つい
で、例えばプラズマＣＶＤ法によってアモルファスシリ
コンＴＰＴを製作する場合では、前記基板をプラズマリ
アクター内に入れ、シランガスを主成分とする混合ガス
をプラズマ放電させ、窒化シリコン或は酸化シリコン等
のゲート絶縁膜１７を形成する。この際、後に膜を除去
する工程を不要とする為に端子部１６には膜が堆積しな
い様、前記ゲートを有する基板の周辺部に例えばメタル
マスク等を基板に密接させた状態でプラズマ放電を行う
。次にガス組成を変え、シランガスを成分として再びプ
ラズマ放電を行い、第６図に示すようにアモルファスシ
リコン半導体膜１８を前記ゲート絶縁膜と同じ形状に堆
積させる。前記基板をリアクターよりとり出し、必要に
応じてソース、ドレイン電極と半導体との電気的コンタ
、クトを改良する為の半導体膜１８の表面処理をしての
ち、基板のはは全面にソース。
に、クロム、ニクロム、モリブデン、金等のゲート電極
材料を形成したのち、第１のフォトマスクを用いて第６
図に示す如く、ゲート電極１ｅ状にバタン化する。つい
で、例えばプラズマＣＶＤ法によってアモルファスシリ
コンＴＰＴを製作する場合では、前記基板をプラズマリ
アクター内に入れ、シランガスを主成分とする混合ガス
をプラズマ放電させ、窒化シリコン或は酸化シリコン等
のゲート絶縁膜１７を形成する。この際、後に膜を除去
する工程を不要とする為に端子部１６には膜が堆積しな
い様、前記ゲートを有する基板の周辺部に例えばメタル
マスク等を基板に密接させた状態でプラズマ放電を行う
。次にガス組成を変え、シランガスを成分として再びプ
ラズマ放電を行い、第６図に示すようにアモルファスシ
リコン半導体膜１８を前記ゲート絶縁膜と同じ形状に堆
積させる。前記基板をリアクターよりとり出し、必要に
応じてソース、ドレイン電極と半導体との電気的コンタ
、クトを改良する為の半導体膜１８の表面処理をしての
ち、基板のはは全面にソース。
ドレイン、絵素電極となる金属膜を蒸着或はスパッタリ
ングにより形成する。前記目的の金属膜としてはアルミ
ニウム、クロム、ニクロム、酸化インジウム等が使用で
きる。次に、フォトレジストを塗布した後、第２のマス
クを用いて露光し、レジストを少なくともソース２０と
絵素電極２１（第７図で絵素電極はドレイン電極を兼ね
る）の形状にバタン化し、加熱硬化してのち前記金属膜
のエツチングを行り、第７図に示すようにソース。
ングにより形成する。前記目的の金属膜としてはアルミ
ニウム、クロム、ニクロム、酸化インジウム等が使用で
きる。次に、フォトレジストを塗布した後、第２のマス
クを用いて露光し、レジストを少なくともソース２０と
絵素電極２１（第７図で絵素電極はドレイン電極を兼ね
る）の形状にバタン化し、加熱硬化してのち前記金属膜
のエツチングを行り、第７図に示すようにソース。
ドレイン、絵素の各電極を形成する。次に、必要に応じ
て電極上のレジストを除去する。
て電極上のレジストを除去する。
以上の様にして、本発明ではフォトマスク２枚でゲート
電極が基板側になるいわゆる逆スタッガ型ＴＸＴアレー
が形成されたことになる。従来例に於ても、或は本発明
の方法に於ても、このままではＴＰＴのチャンネル部１
９の半導体の片側が露出しており、後に表示用媒体を直
接接触させることになり、表示媒体によってはＴＰＴ特
性に悪影響を及ぼす場合が生じる。このような轡合には
少くともＴＰＴ領域上、必要ならソース電極２０上及び
絵素電極２１上にも保護膜を形成する必要がある。
電極が基板側になるいわゆる逆スタッガ型ＴＸＴアレー
が形成されたことになる。従来例に於ても、或は本発明
の方法に於ても、このままではＴＰＴのチャンネル部１
９の半導体の片側が露出しており、後に表示用媒体を直
接接触させることになり、表示媒体によってはＴＰＴ特
性に悪影響を及ぼす場合が生じる。このような轡合には
少くともＴＰＴ領域上、必要ならソース電極２０上及び
絵素電極２１上にも保護膜を形成する必要がある。
以上、プラズマＣＶＤ法をもとに本発明のＴＰＴ製造工
程を説明しだが、蒸着やスパッタ法で異ったゲート絶縁
膜や半導体膜（セレン化カドミウム。
程を説明しだが、蒸着やスパッタ法で異ったゲート絶縁
膜や半導体膜（セレン化カドミウム。
テルル等）を使用する場合も構造は同じである。
以上の方法で得られるマトリクス表示パネルの構成に於
て、従来のＴＰＴ構造と異る点は、絵素電極２１が半導
体層１日の上にのっていることである。従って、半導体
層１．８がアモルファスシリコンやポリシリコンの様に
光吸収性の高い場合、たとえ絵素電極２１に酸化インジ
ウム等の透明電極を使用しても透過型表示装置にはなり
得ない。
て、従来のＴＰＴ構造と異る点は、絵素電極２１が半導
体層１日の上にのっていることである。従って、半導体
層１．８がアモルファスシリコンやポリシリコンの様に
光吸収性の高い場合、たとえ絵素電極２１に酸化インジ
ウム等の透明電極を使用しても透過型表示装置にはなり
得ない。
しかしながら、ゲート絶縁膜として用いる酸化シリコン
、窒化シリコン、アルミナ等は通常１μ以下では可視光
に対して殆んど透明であるから、半導体層として例えば
セレン化カドミウムや硫化カドミウムの数百人の透明性
薄膜を用いて、少くとも絵素電極２１の酸化スズ、酸化
インジウム等の透明導電膜を使用すれば、本発明の方法
に於ても透過型表示パネルを構成することが可能である
。
、窒化シリコン、アルミナ等は通常１μ以下では可視光
に対して殆んど透明であるから、半導体層として例えば
セレン化カドミウムや硫化カドミウムの数百人の透明性
薄膜を用いて、少くとも絵素電極２１の酸化スズ、酸化
インジウム等の透明導電膜を使用すれば、本発明の方法
に於ても透過型表示パネルを構成することが可能である
。
いずれにしても、透明電極を有するガラス、プラスチッ
ク等の基板１４の透明電極１３と前記の如く製作したＴ
ＰＴアレーとの間に表示媒体をはさみ込めば表示パネル
となる。
ク等の基板１４の透明電極１３と前記の如く製作したＴ
ＰＴアレーとの間に表示媒体をはさみ込めば表示パネル
となる。
本発明に於て使用する表示媒体としては各種のものが使
用できるが、特に絵素電極がアルミニウム。等の不透明
反射性電極では、ネマティック液晶ないし、ネマティッ
ク液晶とコレステリック液晶の混合液晶に２色性色素を
溶解したいわゆるゲストホストモードで使用する液晶材
料、誘電異方性が負のネマティック液晶にイオン性ドー
パントを若干添加し、電界を印加することによって散乱
核を形成して液晶を白濁させるいわゆるＤＳＭモード液
晶、ネマティック液晶とコレステリック液晶の混合体に
電界を印加して、ネマティック相とコレステリック相と
の相で相変化を生じさせ、透明ないし白濁の表示を実現
するいわゆる相転移液晶などを採用できる。一方、液晶
以外では、例えば染料で着色した有機溶媒中に、これと
は色の異る顔料粒子を分散させたいわゆる電気泳動表示
用分散系を用いることができる。この場合、分散系は不
透明であるから絵素電極の透明は、反射性は問わない。
用できるが、特に絵素電極がアルミニウム。等の不透明
反射性電極では、ネマティック液晶ないし、ネマティッ
ク液晶とコレステリック液晶の混合液晶に２色性色素を
溶解したいわゆるゲストホストモードで使用する液晶材
料、誘電異方性が負のネマティック液晶にイオン性ドー
パントを若干添加し、電界を印加することによって散乱
核を形成して液晶を白濁させるいわゆるＤＳＭモード液
晶、ネマティック液晶とコレステリック液晶の混合体に
電界を印加して、ネマティック相とコレステリック相と
の相で相変化を生じさせ、透明ないし白濁の表示を実現
するいわゆる相転移液晶などを採用できる。一方、液晶
以外では、例えば染料で着色した有機溶媒中に、これと
は色の異る顔料粒子を分散させたいわゆる電気泳動表示
用分散系を用いることができる。この場合、分散系は不
透明であるから絵素電極の透明は、反射性は問わない。
さらにまだ、電解発色型表示媒体を使用することも可能
である。正又は負の極性の電圧を印加することにより、
この間にはさまれた表示媒体と電極との間で酸化ないし
還元反応を生じさせ、着色ないし脱色状態を可逆的に実
現する方法であり、ＷＯ３膜等の無機相とビオロゲン物
質等を溶媒にとかした有機相の場合があるがいずれも適
用可能である。表示媒体が液状物である場合は、通常Ｔ
ＦＴアレー基板・と透明電極を有する基板を細隔をあけ
た状態で周辺に於て貼合せ、あらかじめ設けられた注入
口から表示媒体を注入してのち封口する方法がとられる
。
である。正又は負の極性の電圧を印加することにより、
この間にはさまれた表示媒体と電極との間で酸化ないし
還元反応を生じさせ、着色ないし脱色状態を可逆的に実
現する方法であり、ＷＯ３膜等の無機相とビオロゲン物
質等を溶媒にとかした有機相の場合があるがいずれも適
用可能である。表示媒体が液状物である場合は、通常Ｔ
ＦＴアレー基板・と透明電極を有する基板を細隔をあけ
た状態で周辺に於て貼合せ、あらかじめ設けられた注入
口から表示媒体を注入してのち封口する方法がとられる
。
以上は受動型表示媒体であるが、発光型表示媒体の一例
としてエレクトロルミネッセンス層を用いてもよい。す
なわち、絵素電極を有する基板の表示領域全面ないしは
絵素電極上に塗布ないし蒸着法によりエレクトロルミネ
ッセンス層を形成しての、ち、絵素電極を覆うように透
明電極を形成、必要に応じて保護層を形成すれば、薄膜
トランジスタ付き発光型表示パネルとなる。
としてエレクトロルミネッセンス層を用いてもよい。す
なわち、絵素電極を有する基板の表示領域全面ないしは
絵素電極上に塗布ないし蒸着法によりエレクトロルミネ
ッセンス層を形成しての、ち、絵素電極を覆うように透
明電極を形成、必要に応じて保護層を形成すれば、薄膜
トランジスタ付き発光型表示パネルとなる。
本発明に於て、ＴＰＴアレーの性能をさらに向上させる
改良された構成について以下にのべる。
改良された構成について以下にのべる。
すなわち、ゲート絶縁膜を形成するに先立って基板上に
ゲート電極のみを設けておくのではなしに、第８図に示
す如く並列容量形成用共通電極２２を同時に形成してお
く、こ些は工程を増やすことなく単に第１のフォトマス
クの模様を第８図に示すように変えておくことで実現で
きる。以下ははじめに述べたのと全く同じプロセスでＴ
ＥＴアレ−が形成される。
ゲート電極のみを設けておくのではなしに、第８図に示
す如く並列容量形成用共通電極２２を同時に形成してお
く、こ些は工程を増やすことなく単に第１のフォトマス
クの模様を第８図に示すように変えておくことで実現で
きる。以下ははじめに述べたのと全く同じプロセスでＴ
ＥＴアレ−が形成される。
前記並列容量形成用共通電極２２は、表示媒体をはさみ
込む前ないしはさんで後に、表示媒体をはさんでいる共
通透明電極と電気的に接続することによってパネルが完
成する。この場合、並列容量形成用共通電極２２と絵素
電極２１との間にはゲート絶縁層１７と半導体層１８が
積層の形ではさみ込まれ、コンデンサを形成している。
込む前ないしはさんで後に、表示媒体をはさんでいる共
通透明電極と電気的に接続することによってパネルが完
成する。この場合、並列容量形成用共通電極２２と絵素
電極２１との間にはゲート絶縁層１７と半導体層１８が
積層の形ではさみ込まれ、コンデンサを形成している。
まだ、並列容量形成用共通電極２２と共通透明電極が電
゛気的に接続されているから、ここに形成されたコン
デンサは、共通透明電極９表示媒体、絵素電極とで形成
される絵素容量と電気的に並列に付加されることになる
ため、並列容量と名付けである。
゛気的に接続されているから、ここに形成されたコン
デンサは、共通透明電極９表示媒体、絵素電極とで形成
される絵素容量と電気的に並列に付加されることになる
ため、並列容量と名付けである。
ＴＰＴアレーに並列容量が付加されに表示パネルでは以
下の如き利点が生じる。
下の如き利点が生じる。
■ 表示媒体の電気抵抗が低い場合でも、走査期間中に
絵素容量に蓄積された電荷が、次の７．１．１・膳 イールドで再び充電されるまでのフィールド時間内に減
衰する割合が少く、従って明るい表示ないしコントラス
トのすぐれた表示が得られる。
絵素容量に蓄積された電荷が、次の７．１．１・膳 イールドで再び充電されるまでのフィールド時間内に減
衰する割合が少く、従って明るい表示ないしコントラス
トのすぐれた表示が得られる。
■ 信号電荷の保持性が良くなるから、初期充電電荷が
少なくても絵素に印加される電圧の実効値は満足できる
ものとなり、従って低電圧で表示パネルが駆動できる。
少なくても絵素に印加される電圧の実効値は満足できる
ものとなり、従って低電圧で表示パネルが駆動できる。
■ 表示パネル用のＴＦＴに要求される特性として低い
オン抵抗と高いオフ抵抗が条件となるが、絵素並列容量
が付加されていると比較的低いオフ抵抗のＴＰＴでも使
用可能となり、半導体材料の選択やＴＰＴチャンネル形
状の設定が容易となる。
オン抵抗と高いオフ抵抗が条件となるが、絵素並列容量
が付加されていると比較的低いオフ抵抗のＴＰＴでも使
用可能となり、半導体材料の選択やＴＰＴチャンネル形
状の設定が容易となる。
以上、第６図〜第７図に述べた各工程に対して、工程を
特に付加することなく、上記の如き利点を容易に発生し
うる点で本製造方法は特に実用的価値が高いといえる。
特に付加することなく、上記の如き利点を容易に発生し
うる点で本製造方法は特に実用的価値が高いといえる。
従来の様に透過形パネルに於て並列容量を形成する場合
、並列容量形成用共通電極も絵素電極も勿論透明でなけ
ればならないから、従来の様に基板上のゲート電極と同
一面に絵１ 素電極を設ける構成は採用できず、半導体層をフォトエ
ッチで除いてのち透明な絵素電極を誘電体膜上に形成す
る必要がおり、工程はさ゛らに複雑にならざるを得ない
。
、並列容量形成用共通電極も絵素電極も勿論透明でなけ
ればならないから、従来の様に基板上のゲート電極と同
一面に絵１ 素電極を設ける構成は採用できず、半導体層をフォトエ
ッチで除いてのち透明な絵素電極を誘電体膜上に形成す
る必要がおり、工程はさ゛らに複雑にならざるを得ない
。
従来、ＴＰＴアレー形成に当っては半導体層を全面に設
けてのち、フォトエツチングにより微少部分に分割する
か、ないしあらかじめ蒸着マスク等を用いて、微少部分
のみに半導体を形成するという方法がとられており、こ
の半導体層を微少部分化したり微少部分に設ける方法は
、工程が１つ・ 増えたり、この工程に於て素子特性
のばらつきや歩留り低下を来たし易いなどの欠点がある
。これに対し、本発明では半導体層を一切微少化するこ
となく、連続相の状態で使用する構成をとった。
けてのち、フォトエツチングにより微少部分に分割する
か、ないしあらかじめ蒸着マスク等を用いて、微少部分
のみに半導体を形成するという方法がとられており、こ
の半導体層を微少部分化したり微少部分に設ける方法は
、工程が１つ・ 増えたり、この工程に於て素子特性
のばらつきや歩留り低下を来たし易いなどの欠点がある
。これに対し、本発明では半導体層を一切微少化するこ
となく、連続相の状態で使用する構成をとった。
従って、電極端子とり出しの為には、あらかじめこの領
域に絶縁層や半導体層が形成されない様に絶縁層や半導
体層の形成時にこの領域にのみ遮蔽マスクを施す方法を
とった。これにより、工程を増やすことなく不要部への
膜形成が防止できる。
域に絶縁層や半導体層が形成されない様に絶縁層や半導
体層の形成時にこの領域にのみ遮蔽マスクを施す方法を
とった。これにより、工程を増やすことなく不要部への
膜形成が防止できる。
一方、このようにして形成したＴＰＴアレーは歩留りが
顕著に向上することも判明した。すなわち遮蔽マスクを
設けて膜形成を行うと、膜の境界部がなだらかな膜厚分
布を示し、従って、ソース。
顕著に向上することも判明した。すなわち遮蔽マスクを
設けて膜形成を行うと、膜の境界部がなだらかな膜厚分
布を示し、従って、ソース。
ドレイン電極は急激な断差を横切ることが一切ないため
に、電極膜厚が比較的薄くても、断線等の問題は一切生
じない。また、ゲート絶縁層や半導体層を後の工程でフ
ォトエッチ等で一切バタン化しない為、アズグロウンの
まま均一な膜状態が維持し得ることも歩留り向上に寄与
していると思われる。このような歩留り向上に加えて、
工程数が少なくなり、最低２枚のマスクで基本的アレー
の形成ができることはアレー製造上顕著な利点をなし、
パネルコストの大幅な削減に寄与しうるものである。
に、電極膜厚が比較的薄くても、断線等の問題は一切生
じない。また、ゲート絶縁層や半導体層を後の工程でフ
ォトエッチ等で一切バタン化しない為、アズグロウンの
まま均一な膜状態が維持し得ることも歩留り向上に寄与
していると思われる。このような歩留り向上に加えて、
工程数が少なくなり、最低２枚のマスクで基本的アレー
の形成ができることはアレー製造上顕著な利点をなし、
パネルコストの大幅な削減に寄与しうるものである。
第１図は従来のマトリクスパネル用ＴＰＴアレーの要部
平面図、第２図は第１図のＡ−Ａ／での切断面図、第３
図はＴＰＴアレー付きマトリクス表示パネルの断面図、
第４図は第３図のＴＰＴアレー付きマトリクス表示パネ
ルの電気的等価回路図、第６図、第６図、第７図は本発
明の製造方法の各工程を説明するだめの要部平面図、第
８図は本発明のさらに改良されだマトリクン表示パネル
の製造方法における一工程を示す要部平面図である。 １６・・・・・・端子、１６・・・・・・ゲート電極、
１７・・・・・・ゲート絶縁層、１８・・・・・・半導
体層、１９・・・・・・ＴＦＴチャンネル領域、２ｏ・
・・・・・ドレイン電極、２１・・・・・・絵素電極、
２２・・・・・・並列容量形成用共通電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第４
図 第５図 第６図 １１４ｙ図 Ｑ 第８図
平面図、第２図は第１図のＡ−Ａ／での切断面図、第３
図はＴＰＴアレー付きマトリクス表示パネルの断面図、
第４図は第３図のＴＰＴアレー付きマトリクス表示パネ
ルの電気的等価回路図、第６図、第６図、第７図は本発
明の製造方法の各工程を説明するだめの要部平面図、第
８図は本発明のさらに改良されだマトリクン表示パネル
の製造方法における一工程を示す要部平面図である。 １６・・・・・・端子、１６・・・・・・ゲート電極、
１７・・・・・・ゲート絶縁層、１８・・・・・・半導
体層、１９・・・・・・ＴＦＴチャンネル領域、２ｏ・
・・・・・ドレイン電極、２１・・・・・・絵素電極、
２２・・・・・・並列容量形成用共通電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第４
図 第５図 第６図 １１４ｙ図 Ｑ 第８図
Claims (3)
- （１）（イ）第１の電極となる複数個のゲ−ト電極間絶
縁基板上に設ける第１の工程、 （ロ）前記絶縁基板の周辺部に於ける端子取り出し部を
除いた領域にゲート絶縁層を設ける第２の工程、 （ハ）前記ゲート絶縁層上にこのゲート絶縁層とほぼ同
じ形状に半導体層を設ける第３の工程、に）前記半導体
層を含む面の前記絶縁基板のほぼ全面に第２の電極層を
形成する第４の工程、（ホ）前記第２の電極層をフォト
エツチングにより、複数個の信号電極と絵素数に相当す
る複数個の絵素電極に加工する第６の工程、 （へ）前記絶縁基板の電極を有する側の主面と透明絶縁
基板上に設けた透明共通電極との間に表示用媒体をはさ
み込む第６の工程、 の各工程を含むマ） ＩＪクス表示パネルの製造方法。 - （２）第１の工程においてゲート電極を絶縁基板に設け
る際、隣り合う前記ゲート電極間に絶縁基板の周辺部に
おいて共通に接続された並列容量形成用電極を同時に形
成するようにした特許請求の範囲第（１）項記載のマト
リクス表示パネルの製造方法。 - （３）第５の工程の後、少くともゲート電極の上面およ
びこの近傍に保護絶縁層を設けるようにした特許請求の
範囲第（１）項または第（２）項記載のマトリクス表示
パネルの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10320482A JPS58219524A (ja) | 1982-06-15 | 1982-06-15 | マトリクス表示パネルの製造方法 |
| US06/946,609 US4704002A (en) | 1982-06-15 | 1986-12-29 | Dot matrix display panel with a thin film transistor and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10320482A JPS58219524A (ja) | 1982-06-15 | 1982-06-15 | マトリクス表示パネルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58219524A true JPS58219524A (ja) | 1983-12-21 |
Family
ID=14347983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10320482A Pending JPS58219524A (ja) | 1982-06-15 | 1982-06-15 | マトリクス表示パネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219524A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146301A (en) * | 1987-10-15 | 1992-09-08 | Sharp Kabushiki Kaisha | Terminal electrode structure of a liquid crystal panel display |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437697A (en) * | 1977-08-30 | 1979-03-20 | Sharp Corp | Liquid crystal display unit of matrix type |
| JPS5537697A (en) * | 1978-09-06 | 1980-03-15 | Gte Sylvania Inc | Invader alarm |
| JPS5639477A (en) * | 1979-09-07 | 1981-04-15 | Seiko Epson Corp | Plate fixing structure of watch |
| JPS56140321A (en) * | 1980-04-01 | 1981-11-02 | Canon Inc | Display device |
-
1982
- 1982-06-15 JP JP10320482A patent/JPS58219524A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437697A (en) * | 1977-08-30 | 1979-03-20 | Sharp Corp | Liquid crystal display unit of matrix type |
| JPS5537697A (en) * | 1978-09-06 | 1980-03-15 | Gte Sylvania Inc | Invader alarm |
| JPS5639477A (en) * | 1979-09-07 | 1981-04-15 | Seiko Epson Corp | Plate fixing structure of watch |
| JPS56140321A (en) * | 1980-04-01 | 1981-11-02 | Canon Inc | Display device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146301A (en) * | 1987-10-15 | 1992-09-08 | Sharp Kabushiki Kaisha | Terminal electrode structure of a liquid crystal panel display |
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