JPS58218787A - 負荷抵抗制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は負荷制御装置及び方法、そしてより特定すれば
ヒータ素子、白熱電球１、及び同様の負荷素子における
負荷抵抗を所望の大きさに制御することによりフィラメ
ント温度などを制御するための新規の装置及び方法に関
するものである。抵抗温度係数がゼロでない負荷素子に
ついてはその抵抗値を制御することがしばしば要求され
る。このよう々負荷としては例えば悟射ヒータ調理器具
、及び白熱電球などがある。負荷は比較的高電圧のＡＣ
電源から駆動され不低電圧負荷であることが多い。例え
ば通常の電球動作よシ高温で電球フィラメントを動作さ
せることに基づく改良された効率を有する電球として低
電圧電球（２４〜３６Ｖ）が存在する二すなわち、それ
らは高温動作であるため、電球のフィラメント温度を注
意深く制御することによ　　　１り制御された光出力、
及び十分なランプ寿命をもつようにすることが強く望ま
扛る。フィラメント温度は電球抵抗の関数であるため（
すなわち抵抗温度係数がゼロでないため）、電球温度は
負荷電球抵抗を制御することにより制御さ扛る。電球は
公称１００Ｖ（米国では１２０Ｖ）のＡＣ商用電源から
付勢される。負荷にかかる所望の電圧は電源電圧よシ低
い之めこの電球を付勢するためには比較的効率のよい低
電圧電源が要求さｎる。このような電源の１′：）は動
的にスイッチングされるコンデンサを用いるものであり
、それは例えば本発明の出願人に譲渡されたＣＰ米国出
顆（ＲＤ−１３９２２）において開示されている前記米
国特許願に詳述された低電圧白熱電球用電源の実施例に
電球負荷の電流（したがって、特定の電流レベルにおい
て特定の抵抗値を有する特定の電球についての電球負荷
電圧、及び負荷電力）を開ループ制御において確立する
ものである。この種の装置においては電球のフィラメン
ト抵抗を監視し得ること、及びその抵抗値の変動に応答
して電球温度を閉ループ制御することが望しい。更に抵
抗温度係数がゼロでない他の負荷の抵抗値を制御する装
置、及び方法を提供することも望まれる。

本発明によ扛ば、白熱型抵電圧電球などのように抵抗温
度係数がゼロでない負荷抵抗を流れる電流、及びその端
子電圧は、電圧及び電流波形のいずれか一方における不
連続な非ゼロ点に対応する時間において抜き取られる。

負荷抵抗値が所望の抵抗値より高ければ、抜き取られた
電圧は抜き取られた電流がそのために設定されたヌレツ
シュホールドレベ）Ｖに達するまでにそのためのヌレツ
シュホールドレベ）ｖ、（［ｆ）に達することになシ、
負荷抵抗値が所望の抵抗値より低い場合には、抜き取ら
れた電圧は抜き取られた電流がそのスレッシュホールド
レベ）Ｖに達した後に、そのためのヌレツシュホールド
レベル（電圧）Ｋ達することになる。一対の信号は、そ
の結果負荷電圧及び負荷電流の各々が関連スるスレッシ
ュホールドレベルに達しり時点を指示し、こ扛らの信号
は負荷電圧または負荷電流をサイクル毎に増分的に変化
し、これによって所定の負荷抵抗値を維持すべく用いら
扛る。

提供される好しい実施例において、一対のコンパレータ
に対する基準信号及び負荷関連信号のレベ／Ｉ／／ｒｉ
、負荷電圧及び負荷電流（したがって負荷抵抗）が同時
に所望の大きさになったとき、前記２つのコンパレータ
が出力状態を変化するようにセットされる。負荷抵抗値
が公称値から変化すると、負荷電圧または負荷電流用コ
ンパレータのいずれか一方カ他方のコンパＶ　−タにお
ける出力変化に先立って、その出力状態を変化し、これ
によってコンデンサに流入モジくは流出する電流を発生
するものである。コンデンサ電圧の変化は、各電源波形
のサイクル中に負荷パラメータを所定の値に向って変化
させるべく一定の負荷電流に対し余分の負荷電流を加え
るだめの時間間隔を変化させるものである。

１つのラッチ出力がセットさｎ、負荷電圧または負荷電
流の波形におけるゼロ交差などのような第１の事象に応
答して負荷に余分の電流が流れ−ることを開始するもの
であり、このラッチはまた各サイクルにおいて前記余分
の電流の開始時から始まったランプ波電圧が積分用制御
コンデンサの端子電圧に等しくなったときその負荷への
余分の電流を終了させるべくリセットされる。制御コン
デンサの端子電圧は負荷電圧及び負荷ａ流を監ｉ−ｒる
コンパレータのヌレツシュホールド交差時間に従って変
化する時間幅をもった電流パルスをそのコンデンサに向
かってゲート制御することにより変化する。コンパレー
タは共通基準電圧または異なった基準電圧から付勢され
、少なくとも一方のコンパレータはコンパレータの状態
が所定の条件下において作動する負荷のために、同時に
変化するようにそのコンパレータのヌレツシュホールド
レベルをセットすべく用いられる電圧または電流分割詰
を有すル。コンパレータの一方Ｋ　ｌｄ：　負荷ハラメ
ータの所望の公称値、またはその（＝Ｊ近における不正
確なサイクル変動を阻屯するために履歴概念　　　１′
〒ｔｒｙ　）が用いられることにより電源波形の太きさ
における突然の変化に対する改良さｎた制御を提供する
。

他の実施例において、アナログコンデンサ副回路はディ
ジタルカウント回路により置換され、実際の負荷電流及
び電圧が負荷電流及び電圧の基準レベルよシ大きくなっ
たときに現われるパルスの相対的な持続時間に応じて増
加カウントまた（ｒｉ減少カウントを行ない、そのカウ
ント値に応答して余分の負荷電流の時間幅を決定するも
のである。

しだがって、本発明の１つの目的は閉ループ方式におい
て負荷抵抗の大きさを制御するための新規の装置を提供
することである。

本発明の別の目的は負荷抵抗の大きさを閉ループ制御す
るだめの方法を提供することである。

本発明のこれらの目的及びその他の目的は図面との関連
において進められる以下の詳細な説明からよく理解され
るであろう。

まず第１図を参照すると、負荷（１２１の抵抗ＲＬを制
御するだめの回路α０）は制御さ扛た負荷電流■Ｌを提
供し、その結果、負荷（１２）及びＡＣ電源（１６）の
間に接続さ扛た電力調整器またＵ父調手段１１５）から
制御された負荷電圧■Ｌを提供するものである。こ扛に
よる負荷電圧ＶＬが分圧器１７）の入力に現れると、そ
の分圧器の出力は大き′さＫＩＶＬの係数を有する負荷
電圧を提供する。ここにＫ１１−ｔ、１より小さい定数
である。係数を有する負荷電圧は不連続抜取抵抗値比較
手段（２３＋の（共通入力（２３ｂ）に対する）第１人
力（２３ａ）に現われる。第２の入力（２３ｃ）は大き
さに２■Ｌという係数を有する電流信号を受信する。こ
の場合、Ｋ２　　は１より小さい定数である。この電流
信号は、共通ライン（ｚ３ｂ）に関して負荷（Ｉ２）と
直列接続された電流−トランスデューサ手段制から得ら
れる。不連続サンプリング抵抗値比較手段の出力（２３
ｄ）　、Ｈ負荷電流及び電圧（負荷抵抗１マＬを規定す
る）が所定の定格値から、変化したときに信号を発生す
る。たとえば比較パルスのセットからなるコンパレータ
出力信号は負荷電流が増大すべきか、または減少すべき
かを指がする。

パルスのコンパレータ出力信号は積分手段（２５）にお
いて時間的に積分され、積分５−制御信号変換手段（２
７）において電力調整器または変調手段の制御入ノアに
供給されるべき制御信号に変換される。

入力（１５ａ）における制御信号は負荷（１２）の抵抗
値を実質上所定の値に維持すべく要求される方向におい
て負荷電流の変動を生じさせるものである。

第２図及び第２ａ〜２ｆ図を参照すると、負荷制御回路
（１０）の第１の好ましい実施例においてｌｄｌつの゛
アップ°′パルスｔ［４すべく作動し、検出さ扛た第１
の負荷パラメータ（負荷電圧）が検出された第２の負荷
パラメータ（検出された負荷電流）より小さい時に、コ
ンデンサ旧ＩＫ大量の電荷を加えるとともに°°ダウン
″パルスを発生して検出された第１の惣、荷パラメータ
が検出された第２の負荷パラメータよシ大きいときに前
記コンデンサ（ｉｌｌから同じ量の電荷を除去するもの
である。コンデンサ、すなわち充電素子（１１１はした
がって積分手段（２５）の不連続型とじて作用し、無限
ＤＣ利得としてその両端に現われる電圧を、負荷電圧ま
たは゛負荷電流の変化における大きさ及び極性に関連さ
せ、これによって負荷を所定のレベル付近において集束
させるように動作するものである。

上述した米国出願において開示された通シ、たとえば所
定の動作温度ＫＴｈいてフィラメント抵抗値ＲＬを有す
る白熱電球な−どのように、特定の動作条件において所
定の大きさの負荷抵抗ＲＬを有する負荷＋１１ｊ、値Ｃ
１の主コンデンサ（１４１と直列に接続されて電圧Ｖ８
のＡＣ電源に渡して接続される。容量［Ｃ２を有する補
助コンデンサ（１８１Ｈ、パワースイッチング素子ｆ２
０１　’１　タｔｄ分路用ダイオード（２２）のいずれ
かの動作によシ選択的に主コンデンサ旧）の分路となる
ように接続される。したがって率子ｃ！０）及びダイオ
ード（２２）のぜ 双方が非導通になると、電源（１６）から負荷１１２＋
　（及　　　　“び、たとえば０．０５Ω程度の低い抵
抗値Ｒ８を有する検出用抵抗（２４１）を流れる電流は
、主コンデンサ■の容量値によって確立される。素子（
２υｊが電流導通条件に置かれると、そ扛は負荷抵抗を
流れる電流ＩＩ、がゼロ交差に達したときのみに開始さ
ｎ１余分の電流ｌ８（ｄ補助コンデンサＣ２を流れ、負
荷電流の大きさは王コンデンサ及び補助コンデンサの電
流の和、すなわち■。＝１１＋１２となる。主コンデン
サ（１４１及び補助コンデンサ（１８１の各端子電圧が
ダイオード（２２Ｉを導通させると、ダイオード電流１
つが補助コンデンサ０８１を通じて流れ、さらに主コン
デンサ電流■１に対して電流Ｉ２が加えられ、総合負荷
電流■。

を提供するように流れる。負荷電流、したがって負荷電
圧及び負荷電力（負荷が白熱電球であれば、その電球の
フィラメント温度）は、各スイッチング素子（２０ｊま
たはダイオード（２２１が導通する時間間隔に従って変
化し得る。ダイオード（２２Ｉは異なった部分に対して
導通するが、基本的には素子（２０）が導通する間の部
分と同じ持続時間を有する。したがってパワースイッチ
ング素子、たとえば電界効果トランジスタ（ＦＥＴ）（
２（ｌｉヲ電源電圧のピーク（Ｔなわち負荷電流のゼロ
交差）においてオンとなるように付勢し、次いでこのＦ
ＥＴをサイクル中の適当な時間においてオフに転するこ
とにょ勺、負荷電球電圧■１及び負荷電球電圧峠の所望
のレベルが提供される。装置０８１１ｄ限流抵抗ｔ２６
）を介してそのゲート電極に提供されたゲート電圧Ｖｇ
により制御さｎる。

電源（１６）は回路α０）の電源節点Ａ及びＣに接続さ
れ、第３の、すなわち接地節点Ｂｉｄ回路のだめの接地
端子を提供する。回路α０）は論理作動電位を有する電
源（２８）を含んでおり、この論理電源（２８）ハ整流
ダイオード（２８’ｂ）及びフィルタコンデンサ（２８
ｃ）と直列にして接、、ｐ、　Ａ　＃及びＢの間に接続
さｎる。動作電位十Ｖは接地電位節点ＢＫ関し、コンで
ンサ（２８ｃ）をまたいで取シ出される。

スイッチング素子ゲート電圧■ｇはリセット−セットラ
ッチ論理素子の出力（３０ａ　）に供給される。ラッチ
（３０１（＝−１＋Ｖ電源と接地電位との間の接続によ
シ動作電位を受は取るものである。ラッチ出力（３０ａ
）　（ｄ各電源電圧のゼロ交差においてそのセラ）Ｓ入
力（３ｏｂ）における妥当なレベｔｖＬよりセットされ
、そのリセットＲ入力（３０ｃ　）に現わ扛る信号によ
シリセットされる。ラッチ（３０）としてはタイプ’？
　５５５集積回路タイマー紫子を好ましく用いることが
できる。

セットＳ入力信号はハード制限コンパレータ回路＋３２
１　ｖｃより、素子（２０）を横切る電圧から取り出さ
扛る。このコンパレータ回路＋３２１は接地電位に接続
された非反転入力（３４ａ　）及び抵抗（う９を介して
素子１２０１　Ｋ接続された反転入力（３４ｂ）を有す
る第１コンパレータ１３４１を用いるものである。限流
ダイオード（３６１及び（１３８１は入力（３４ｂ）か
らそれぞ扛接地電位及び動作電位に接続され、入力（３
４ｂ）に接地電位より低い電圧、もしくは動作電位子Ｖ
より高い電圧が印加さ扛ることを実質的に阻にするよう
な極性に配置される。コンパレータ出力（３４ｃ）は抵
抗−を介して動作電位子Ｖに接続されるとともに、カッ
プリングコンデンサ（４２）を介してセットＳ入力（３
０ｂ）Ｋ接続される。このセラ）８人力動作電圧はこの
セラ）Ｓ入力から動作電位子■に接続された第１抵抗１
４４）によシ、及び入力（３＋）ｂ）から接地電位に接
続された第２抵抗ｆ４６１　Ｋより確立さｎる。したが
ってコンパレータ出力（：３４ＪはＦ　Ｅ’Ｔのドレイ
ン−ソース電位の上向きゼロ交差の状態を変化して、負
のパルスを発生し、Ｒ／８ラッチ（３０）をトリガーす
るものである。

電球電圧ＶＬは別のコンパレータ回路（４８）において
、第１の実質ト一定な電Ｅ　Ｖ　ｓ　ｖに対して比較さ
れる。この一定電圧■８Ｖは抵抗（５０ａ　）及び（５
０ｂ）からなる分圧器（５０）により動作電圧＋Ｖから
引き出される。実質上一定ガ基準電圧■ＳＶは第２コン
パレータ（！５２の非反転入力（５２ａ、）に結合され
る。この第２コンパレータの反転入力（５２ｂ）は第１
の抵抗（５４ａ）　（コンパレータ入力（５２ｂ）及び
接地電位の間に接続されている）及び第２゜□□５４ｂ
）いヵ、５．。、あ。２．４オーＦ　（５６１＋っ　°
ｉカソードの間に接続されている）からなる別の分圧９
９１５４）の出力節点に接続される。ダイオード１５６
）のアノードは節点Ａに接続さ扛る。第２コンパレータ
呂力（５２ｃ）は、タイミング抵抗（，５Ｓａ）をタイ
ミングコンデンサ（５８ｂ）と並列シてして第１インバ
ータ！６０）の入力（６０ａ）　Ｋ接続してなるパルス
成形回路慢して接続される。インバータ入力（６０ａ　
）からは抵抗素子（６りが急停止負荷（ｐｕｌｌ−ｕ、
ｐ　１ｏａｄ　）として抵抗素予報か電位子■に接続さ
れる。第１インバータ出力（６０ｂ）　Ｋ　Ｈ正のパル
ス（第２ｂ図）が形成される。これは上向き負荷電圧ｖ
Ｌが実質ト一定の基準電圧■Ｓｖより大きくなる度毎に
発生するものである。この第１インバータ出力パルスは
パルス成形回路の抵抗（５８ａ）及びコンデンサ（５８
ｂ）の値によシ確立される持続時間を有する。

負荷電流ＩＬは検出用抵抗Ｑ４１の端子電圧に変換され
、この検出用抵抗の電圧（負荷電流に比例する）が別の
、実質上一定の基準電圧■ｓ工を上回る限り、別のコン
パレータ回路＋６４）が別の正パルスｔｌ生する。第３
の、コンパレータ（６６１ニおける反転入力（６６ａ）
は負荷抵抗（１２１及び検出用抵抗（２旬の間の節点に
接続される。第３のコンパレータ（６６１Ｋおける非反
転入力（６６ｂ）は動作型１泣十■と、接地電位との間
に接続さ扛た抵抗（６８８，）及び（６８ｂ）からなる
別の分圧器（６８）の出力に実質上一定の第２の基準電
位ＶＳＩを受は容れる。この第３のコンパレータ出力（
６６ｃ）は抵抗部）を介して動作電位子■に接続され、
さらに別のインバータ（７０）の入力（７０ａ）に接続
される。すなわち論理ルベルの正パルスは負荷電流■Ｌ
に比例する検出用抵抗の電圧が第２の実質上一定な電圧
ＶＳ□を上回る限シ、インバータ出力（７ｏｂ）　（第
２Ｃ図）において発生する。２つの実質上一定な電圧ｖ
８Ｖ及び■８□は第１ａ図において基本的に等しいもの
として示されているが、こｎらの各基準電圧はもちろん
特定の制御回路設計に従って、互いに異なった大きさと
することもできる。コンパレータ回路（４８）及びｆ６
４）の出力は、所定の基準レベ／Ｉ／における負荷動作
のために実質上同時に状態を変化することが望ましい。

第１インバータ出力（６０ｂ）　［２人力ナンドゲート
（７２）及び（７４）の各々における一方の入力（７２
ａ）及び（７４ａ）に接続される。ゲー）Ｃ２０）！７
）残シの入力（７２ｂ）は第２インバータ（７０）の出
力（７０’ｂ’）に接続される。ゲート（７４）の残り
の入力（７４ｂ）　ｔ／′ｉ第３ノコンパレータ出力（
６６ｃ）　Ｋ接続される。ゲート出力（７４ｃ）　Ｉｉ
ミドライブ抗（７６）を介して第１トランジスタσ８）
のベース電極に接続されるが、ゲート出力（’ｉ’２ｃ
）はドライブ抵抗（８０）を介して第２トランジスタ１
層のベース電極に接続される。ＮＰＮ第１トランジスタ
（７８）のエミッタ電極は接地電位に接続され、一方、
そのコレクタ電極ハ動作電位十Ｖへのコレクタ抵抗１間
に接続されるとともに、第３トランジスタ１＠のベース
電極に接続される。ＮＰＮ第３トランジスタのエミッタ
電極は接地電位に接続され、そのコレクタ電極は放電用
抵抗１８８）を介してコンデンサ＋ＩＩＩＫ接続さレル
。ＰＮＰ　）ランジスタ１１ｆｆｉｌのエミッタ電極は
動作電位十Ｖに接続され、コレクタ電極は充電用抵抗（
９０１を介してコンデンサα１１（容量値ＣＡ）に接続
される。コンデンサ（Ｉｌｌの非接地端子は第４のコン
パレータ（９２１の反転入力（９２ａ）に接続される。

第４のコンパレータの非反転入力（９２ｂ）はダイオー
ド（開のアノードに接続される。このダイオード（囲の
カソードはフリップフロップ出力（３０ａ）に−接続さ
れ、抵抗（１３８）を介して補助コンデンサ（（社））
の一方の端子に接続される。この補助コンデンサの他方
の端子は接地電位に接続さ扛、コンデンサ＋９１１１の
前記一方の端子は電流源田の出力を形成するＰＮＰ　）
ランジスタ（９８ａ）のコレクタ電極に接続される。電
流源トランジスタ（９８ａ）は電流設定抵抗（９８ｅ）
を介して動作電位十Ｖに接続されたエミッタ電極、及び
一対のダイオード（９日ｂ）及び（９８ｃ）を介してエ
ミッタ電極に接続され、抵抗素子（９ｓａ　）を介して
接地電位に接続されたベース電極を有する。動作電位十
ｖＫＩ″ｉ第４のコンパレータ出力（９２ｃ）が急停止
抵抗−を介して動作電位十℃に接続さｎｌさらにフリッ
プフロップリセット入力（３０ｃ）ｌ’ｉ！：　　　　
　’直結されている。

実際動作において、電球抵抗ＲＬが所望の値より大きく
なると、電球電圧は所望の値（第２ａ〜２ｆ図における
左端の例）より大きくなる。

これは負荷電流の大きさが定格値に維持き−れていたと
しても同じである。したがって電源電圧が正極性のピー
ク値に達すると電球電圧ＶＬ（ｒｉある時点ｔ。（第２
ａ図）において第１基準電圧■　　に等しくなる。コン
パレータ５２１が状態ｖ を変換すると、第１インバータ出力（６ｏｂ）　（第２
ｂ図）において論理１１出力パルス（１０２）が現われ
る。この第１インバータ出力電圧はある時点１．　　に
おいて論理ルベルに復帰する。その後のｔ２時点におい
て電球電流ＩＬは検出用抵抗電圧を第２の実質的に一定
な基準電圧ｖ８゜よシ大きくさせ、これによってコンパ
レータ帥の出力が状態を変化する。第２インカー夕出カ
ー（＋ｏｂ）は論理ルベルとなり、この状態は負荷電流
■１が検出用抵抗の電圧を再び基準電位Ｖ　　に等しい
ところまで降下させる時点ｔ３Ｉ まで維持される。インバータ（７０ｂ）はかくして出力
パルス（１０４）を提供する（第２ｃ図）。

時間ｔ。の直前において、ゲー）　（７２１の第１人力
（７ｚａ）　ｎ　論理’Ｏレベルになっている。このゲ
ートの出力（７２ｃ）はしたがって論理ルベル（第２ｄ
図）となっている。インバータ出力（６ｏｂ）が時間ｔ
。において論理ルぺ／Ｖｖｃ上昇するとき、゛ゲート入
力（７４１））におけるレベルは第３のコンパレータ出
力（６６ｃ）における論理Ｏレベルに基づき、すでに論
理ルベルとなっている。

したがってゲート出力（７４ｃ）は論理Ｏレベルに降下
してパルス（１０２）と同じ時間幅を有する、すなわち
時間ｔ１において論理ルベルに復帰する負パルス（１０
６）を発生する。時間ｔ２ｖｃおイテはパルス（１０４
）の先端が発生するが、ゲートσａの出力はすでに論理
ルベルに復帰し、この状態にとどまる゛ものである。こ
れは入力（７４ａ）が論理０レベルだからである。した
がってパルス（１０４）　ｌｄゲート出力（７４ｃ）に
おける信号の上ｖＣｔ／ｉ効果を生じない。ゲート（７
渇の入力（７２ａ）が論理Ｏレベルに復帰すると、その
出力（７２ｃ）　　（第２θ図）Ｖｉパルス（１０４）
の持続時間中に論理ルベルに維持され、トランジスタ（
ｇ２１はカットオフバイアス（て維持され、抵抗（−か
らコンデンサ（Ｉｌｌ内への電流は流れなくなる。しか
しながら出力（７４ｃ）における負パルス（１０６）に
応答して、第１トランジスタ（７８１ｒ／′ｉ飽和状態
から一時的にカットオフ状態に変化し、さらに第３トラ
ンジヌタ（署が遮断状態から飽和状態へと一時的に変化
するものである。電流パルス（１０Ｂ）（第２ｆ図）は
コンデンサ＋１１３から飽和トランジスターを流れて放
電し、コンデンサ（１１）の端子電圧を降下させる。

前述したコンデンサ（ｔＵの端子電圧の降下が生ずると
、第１コンパレータ回路［３２１Ｌ／ｉ素子（２０）の
電圧極性が正（負荷電流のゼロ交差点において実質的に
生ずる）となシ、ラッチ出力（３０ａ　）をセットシた
ことを検出する。ラッチがすでにリセットされていると
き、出力（３０ａ）　Ｖｉ低抵抗を介して接地電位に接
続され、これによってコンデンサ（９６）の端子電圧は
ダイオード（囲及びラッチ出力リセット抵抗を介して放
電する。ラッチ出力（３０ａ　）のセット、はダイオー
ド（■を逆バイアスし、これによってコンデンサ＋９６
１　Ｈ電流源（四からの充電を開始する。このラッチの
セットは第４のコンパレータにおける出力（９２ｃ）に
おける論理ルべ／Ｌ／によりリセットされるまで維持さ
れる。

この論理ルベルはコンデンサ（９８）の端子電圧がコン
デンサ（ＩＤに印加された電圧に等しい値まで充電さｎ
たときに生ずる。ラッチがセット状態に維持される間、
ゲート電圧は出力（３Ｏａ）に現われ、素子（２０）を
オンに付勢するものである。コンデンサ（１１）の端子
電圧がトランジスターの飽和時において降下すると、素
子（２０＋が導通状態となル時間長は、コンデンサ０Ｄ
から除去された電荷量に応答して短縮される。したがっ
て負荷回路は負荷電圧（及び負荷電球温度）を低Ｆさせ
る１つのステップによって減少さ、せられる。負荷電流
（電圧）における付加的な減少がなお要求す扛る場合、
コンデンサｕＤの余分の放電が後続　　コ弓 の電源波形サイクルの各々において生ずる。かくして余
分の放電パルス（１０Ｂ　）が生じ、コンデンサａυの
端子電圧、及びスイッチング素子（２０１の各電源波形
周期中の作動時間長が縮小される。

負荷電流は場合によってはパ公称”負荷電圧■Ｌを提供
するための値に減少する。

通常の負荷抵抗（第２　ａ　／−２ｆ図に図示した各３
つの波形の中央）の場合、降下した負荷電ａＥＶ、（分
圧器６４）より）ｒＩ″ｉ負荷軍、流ＩＬｌが検出り 用抵抗（２旬の端子電圧を提供する時点と、実質上同時
に第１の基準電圧■８Ｖに等しくなるようにセットされ
る。この値は第２基準電位■８／工に等しい。したがっ
て時間ｔ。′においてインバータ出力（６０１））は論
理１正パルス（１０２’）　　を発生し、これは時間ｔ
１′　　において論ｆＭｏレベルに復帰する。しかしな
がら電流比較回路（６４）はインバータ出力（７０ｂ　
）を付勢して時間ｔｘ　において先導端を有する正パル
ス（１０４’）　　を発生させる。

このとき、パルス（１０２’）　　Ｈなお存在する。ゲ
ート出力（７４ｃ）　（ｄ論理ｌパルス（１０２’　）
　　の先導端に応答して論理Ｏレベ）ｖに移行するが、
コンパレータ出力（６６ｃ）が時間ｔｘ　において論理
Ｏレベルに移ったとき、論理ルベルにリセットされ、し
たがって比較的狭い負信号からなる調理Ｏパルス（１０
６’）　　がゲート出力（’７４ｃ）　ＶＣ現われ、時
間間隔ｔ。′ないしｔＫ向かってコンデンサ（Ｉｌｌを
放電させる。この比較的時間幅の狭い放電パルス（１１
０）が生じた直後において、トランジスタ（８６）はカ
ットオフ状態に復帰するが、トランジスタ唖１は飽和状
態に置かれる。これはゲート鏝の２つの入力（７２ａ）
及び（７２ｂ）に論理ルベルが存在することに応答して
発生する。論理０レベルパルス（１１２）はゲート出力
（７２ｃ）　ｖｃおいて発生し、第２トランジスタ（反
、）を飽和状態に置く。これにより抵抗（９０）を通る
電流が流ｎ１コンデンサＵへの充電電流パルス（１１４
）が形成される。放電パルス（１１０）及び充電パルス
（１１２）はほぼ等しい持続時間を有するため、コンデ
ンサ住■の端子電圧は顕著には変化しない。しだがって
コンパレータ（９均がラッチ＋３０１　ヲり士ッ卜する
電圧のゼロ交差後において補助コンデンサ（１８）の電
流■２　　が導通する時間はサイクル毎に変化するもの
ではなく、負荷電流（したがって負荷電圧、負荷抵抗及
び負荷電球のフィラメント温度）が基本的に一定の値に
維持される。

負荷抵抗値が所望の値より小さくなる場合において（第
２ａ〜２ｆ図の右側）負荷電流ＩＬ／／は検出用抵抗の
電圧を提供する。この電圧は負荷電圧ｖＬ・・が第１の
基準電位■８Ｖを上回るまでに第２基準電位ＶＳ□を超
過するものである。さら［検出用抵抗電圧は電源の各波
形サイクルにおいて負荷電圧が第１の基準電位ｖｓ■よ
り大きくなる比較的長い時間周期にわたって第２基準電
位■８工より大きくなるものである。時間ｔ。′におい
て負荷電流■ＬＩＶｃ基づく検出用抵抗電圧が基準電位
■８工を上回るとき、コンパレータ蜘はインバータ出力
（７０ｂ）における論理ルベル（第２ｃ図）を提供する
ように作用する。この論理ルベルは検出用抵抗にかかる
負荷電流起因電圧が第２基準電位ｖ８□以下に落ち込む
時点ｔ２＃まで持続する。かくしてインバータ出力（７
ｏｂ）　　の論理ルベルパルス（１０４“）がインバー
タ出力（６０ｂ）Ｋおける正パ）Ｖ７．　（１０２”）
　　の開始に先立って開始する。パルス（１０２″）　
　は電源電圧ＶＬ〃が第１基準電位■８Ｖを上回る時点
１．“において開始するものである。したがって時間ｔ
ｏ″において、ゲート（７４）における第１人力（７４
ａ）は論理Ｏとなり、入力、（７４ｂ）は論理ルベルを
有するものである。ゲート出力（７４ｃ）ハ論理ルベル
にとどまり、コンデンサｆｌｉｔからの放電１を阻止す
る。同時にゲート（７２）の第２人力（７２１））は論
理Ｏレベルに降下してゲート出力（７２ｃ）　Ｋおける
論理ルベルを維持する。これによりコンデンサ（１１１
の充電を一時的に阻止するものである。

しかしながら時間ｔ１“においてインバータ出力（６０
ｂ）ｔ／′ｉゲート入力（７２ａ）での論理ルベルの正
パルス（１０２つを提供し、これは出力（７０ｂ）　Ｖ
Ｃよりゲート入力（７２ｂ）にすでに供給された論理ル
ベルと結合し、そしてゲート出力（７２ｃ、）が論理０
レベルに落ち込む（第２ｅ図）。ゲート　　　　″出力
（７２ｃ）における論理０パルヌ（１１２’）（コンパ
レータ回路（４８）のパルス成形回路（５８）　Ｋよる
一定の時間幅セットを有する）ｒ／′ｉｌ−ランジヌタ
（部；を飽和させ、コンデンサ（ｌｉｔに流入する充電
電流パルス（１１４’）　　を生じ、そのコンデンサの
端子電圧を上昇させる。負荷電流のゼロ交差はラッチ出
力（３Ｏａ）をセットし、ここで導通する素子Ｉ２０）
を介して付加的な電源電流■２　　を生ずるものであシ
、コンデンサ（側の端子電圧はコンデンサ（１１１にお
いて上昇した電圧と等しくなるまで上昇する。コンデン
サＯＤ及び（囲の端゛子電圧における等価性がコンパレ
ータ國によって検出されると、ラッチ１３０）がリセッ
トされるとともにその出力（３０ａ　）　　における信
号■６が除去され、素子（２０）の導通を休止させる。

電源の各波形サイクルの初期部分を通じて（及びダイオ
ード（２″；！Ｊの作用によシミ源の各波形サイクルの
終端において生ずる実質上等しい時間間隔において）素
子ｔ２０＋に流量る余分の負荷電流量はサイクル毎に増
大する総合負荷電流■１を形成する。このサイクル毎の
増大は、通常のものより低い負荷抵抗に消費さ扛た電力
がその終了時間をセットするに十分な大きさとなるまで
行なわれ、この時間は負荷電流が第２の基準信号よシ大
きくなり、実Ｎｉ：、これと同時に負荷電圧が第１の基
準′電位より大きくなるまでの時間である。しだがって
、負荷電流は負荷温度を必要な値に維持する負荷電力を
提供すべく制御される。

第２図の回路ｉ−ｔさらに負荷電流コンパレータ回路（
財）に大きなヒステリシスを導入し、コンデンサｆｉｌ
ｌ内に同時に充電用パルス及び放電用パルスが流れない
ようにするためのヒステリシス回路（１１６）を含んで
いる。回路（１１６）は動作電位十■に接続されたエミ
ッタ電極と、ゲート出力（７２ｃ）に抵抗（１２０）を
介して接続されたベース電極と、抵抗（１２２）を介し
て第２基準電位分圧器（６８）の出力（コンパレータ非
反転入力（６６１））と同じ）に接続されたコレクタ？
［［を有する第４のトランジスタ（１１８）を具■して
いる。この第４のＰＮＰ　）ランジスタ（１１８）はゲ
、−ト出力（７２ｃ）が論理Ｏレベルとなる限り飽和す
るようになっている。この論３８！Ｏレベ／Ｉ／ｌｒｉ
負荷抵抗Ｒ１゜が通常の値よシ高い場合には発生しない
。ゲー−ト出力（’ｉ’２ｃ）に論理Ｏレベルが発生す
ると、トランジスタ（１１Ｂ）が飽和して抵抗（１２２
）を抵抗（６８）と並列にし、第２基準電位ｖ８□の大
きさを降下させるものである。これが通常抵抗随条件に
おける負パルス（１１２）　Ｋ応答して発生すると、イ
ンバータ出力（７０ｂ）　Ｋおけるパルス（１０４’）
の持続時間が増大する。しかしながら持続時間が増加し
たパルス（１０４’）　　は電流Ｉ。Ａがコンデンサ（
Ｉｌｌを充電する時間を増加させるものではない。同様
に通常の値よシ低い負荷抵抗値条件において、トランジ
スタ（１１８）はパルス（１１２’）により飽和状態と
なシ、低下した第２基準電位の値はパルス（１０４“）
を十分に長引かせるものである。すなわち、コンパレー
タ出力（６６ｃ）がパルス（１０２“）の後端（１０２
ａ“）より先の時点において論理０条件に復帰したとき
（後端４１２４）を破線で示すようＫ）、パルス（１０
４“）の持続時間は論理ｌレベルが反転出力（７ｏｂ）
に現わｎ、その状態をインバータ出力（６０ｂ）が論理
Ｏレベルに復帰するまで持続するように延長され、これ
によって放電パルスがコンデンサＵＵかも電荷を除去す
ることを阻市するものである。

したがって、負荷電圧及び電流は、その波形の不連続な
点であって、各電源波形のサイクル内における時点でサ
ンプリングされ、そのとき負荷電圧及び負荷電流がそｎ
らに割当てられた不連続レベルを越えると、それらはコ
ンデンサの端子電圧を変化するのに用いられる。コンデ
ンサ電圧は１つのランプ波電圧と比較さ扛、これによっ
て負荷に余分の電流を流す時間を変化し、閉ループ方式
において負荷抵抗（したがって負荷温度）を所定の値と
なるように制御するものである。

以上のような技術（・ｉ（第３ａ図に示す通り）次のよ
うな構成を有する第１コンパレータ（５２１と、第２コ
ンパレータ（６６）とを有することが明らかであ６・１
ず第１°’／”ｌ／−１６２Ｎ−１：第”力（５２、ｔ
。

ａ）　　ＶＣおける、たとえば信号に、、ＶＬ（ここに
に１゛けｌより小さい定数である）などのような負荷電
圧を、第２人力（’５２ｂ）　Ｋおける基準“電圧■Ｒ
アと比較・してコンパレータ出力（５２ｃ）においてＶ
信号端を発生し、これによって論理手段６９の第１入力
（５９，ａ）に導入するためのパルス波形Ｐを単安定マ
ルチバイブレータ手段６８１の出力において連続的に発
生するものである。次に第２コンパレータ（６６１’ｄ
、たとえば入力（６６１：Ｉ）ＶＣオける信号に２ＴＬ
（ここＫＫ２ｉｄｌより小さい定数である）などのよう
な負荷電流を別の入力（６６ａ）　Ｋおける基準電流Ｉ
　　と比較してコンパレータＥＦ 出力（［１（ｉｆ　において電流■信号端を発生し、こ
れを別の論理手段の入力（５９ｂ）に導入するとともに
負荷抵抗が所望の定格負荷抵抗Ｒより高いＯＭ か低いか、または等しいかということを示す状態を有す
る論理手段出力信号（５９ｃ）を発生するものである。

出力信号はマ、ルチバイブレータ手段６８）からのパル
スＰと同じ時間幅のパルスとなシ、淀格抵抗値の場合に
は第１の値を、また負荷抵抗がその定格値よシ高い場合
には、前記第１の値より大きい値を、そして負荷抵抗が
前記定格値より低い場合には前記第１の値よシ小さい値
をそれぞれ有するものである。このような不連続サンプ
リング抵抗比較手段（２３＋の形式は白熱電球、輻射ヒ
ータ、及び他の種々の加熱用及び調理用器具などにおけ
る抵抗温度係数が０でない何らかの抵抗性負荷の抵抗値
（すなわち湿度）を制御するために用いることができる
。その形式１ｌ−ｔまた、残留リップ／Ｌ／または誘導
リップルを有するＡＣ制御シシテムまたはＤＣシステム
に適用可能であり、したがって制御信号が電圧、電流周
波数パルス幅変調及び、これと同等の形態において、所
望の抵抗値からの負荷抵抗値のずれを表わす関数として
生成されるような何らかの型の電力制御システムに適用
することができる。各′負荷パラメータの一定の分数を
、電１課によって提供される負荷電圧及び負荷電流の周
期的（または非周期的な）変動中の同時点においていず
れもある任意の基準値となるように選択して、負荷電圧
の一定の分圧値及び負荷電流の一定の分流値を動的にサ
ンプリングすることによシ、負荷抵抗が所望の値より高
いか（負荷電流の前記一定の分流値が゛電流基準点と交
差するまでに負荷電圧の前記一定の分圧値がその基準点
と交差する場合）、または負荷抵抗の値が所望の値よシ
低いが（負荷電流の前記一定の分流値が電流基準点と交
差してから負荷電圧の前記一定の分圧値が電圧基準点と
交差する場合）を確認することができる。そのような検
出操作を行なうことにより電圧または電流交差のタイミ
ングを指示する論理信号を形成、することができ、誤差
信号の十分な増幅または積分を行なって、たとえば発振
器カウンタなどのような適当な回路を付勢し、これによ
って積分などのような適当な処理を行なって負荷供給電
力を制御することができる。

第３ｂ図の不連続サンプリング抵抗値比較手段（２３’
）もまた負荷電流（したがって負荷電圧及び抵抗値）を
制御する可変利得負荷比較信号出力を発生すべく用いる
ことができる。コンパレータ（５２’）はその出力（５
２０’）　　において１タパルスを発生するが、この電
圧ｖＬ／ｉ入カ（５２ａ’）における負荷電圧信号に１
ＶＬと、別の入力（５２ｂ／　）における基準電圧との
比較結果に応答するものである。単安定マルチバイブレ
ータ手段（５８）電流信号に２ＩＩＩ、は別のコンパレ
ータ（６６’）の入力（６６１：＋’）　　に加えられ
る。このコンパレータ（６６′）は別の入力（６６ａ’
）において電流基準値を受は容れ、これによシコンパレ
ータ出力（６６ｃ′）から負荷抵抗の大きさに従って変
化するパルス幅Ｔ′　を有するパルスを発生する。パル
ス幅Ｔ′は負荷抵抗値が定格値より低い場合にはパルス
■の幅より広くなシ、負荷抵抗値が定格値よシ高い場合
にはパルス■よりも狭くなる。この可変幅のパルスは第
２論理手段入力（５９ｂ’）　　Ｋ直接加えられる。論
理手段出力（５９ｃ’　）　　の信号は入力（５９ａ’
）　　における■信号入力と、入力（５９ビ）　　　“
１における■信号の反転値とを（論理積として）結合し
て負荷抵抗が定格値より高いと判定し、さらに入力（５
９ｂ’）　　における電流信号Ｉと・入力（５９ａ’）
　　における電圧信号の反転値とを（論理積として）結
合することにより、負荷抵抗値が定格値よシ低いことを
判定する。この不連続サンプリング抵抗値比較手段（２
３’ｌｊ積分コンデンサに加えられ、またはこれから除
去された電荷が出力パルス幅に比例するような可変利得
回路において特に有益に用いられる。

ここで第４図及び第４ａ〜４ｆ図を参照すると、第３１
）図の不連続サンプリング抵抗値比較手段を用いた負荷
パラメータ制御回路における別の好ましい実施例（Ｎｏ
’）が示されている。電圧Ｖパルス及び電流Ｉパルスの
幅はその所望の値からのずれＲＬに応答して変化し得る
ため、この実施例（１０’）Ｖｉ第１図の固定パルス幅
−固定利得方式（１０）に比して可変利得方式を提供す
るものである。第２図１の回路と同じく、同様の素子に
ついては同様の参照数字を付し、したがって第１コンパ
レータ回路０２１は電源電圧波形及び負荷電流のゼロ交
差におけるラッチ（３ｏ）の出力（３０ａ）をセットさ
れる。素子（２ｏ）の波形は抵抗（１２６）を介してコ
ンパレータ入力（３４ｂ）に結合され、こｎによシフリ
ップフロップは基本的に負荷電流のゼロ交差点において
セットされる。

負荷電圧比較回路（４Ｂ’）及び負荷電流比較回路（６
４’）は、第２コンパレータ（５２１の反転入力（５２
ｂ）及び第３コンパレータ（６６）の入力（６６ａ）に
結合された共通基準電圧ＶＲ／を用いる。動作電位子■
及びｖＲ出力の間に結合された第１抵抗（１３０ａ）及
び分圧器出力から接地電位に結合さｎた第２抵抗（１３
０ｂ）　　からなる単−基準分圧器（１３０）が用いら
扛る。伺加的な成分カウントを用いるのが妥当であると
考えられる場合には、個々に設けられた均等な基準を用
いることができる。検出用抵抗（２勾に生ずる負荷電流
に基づく電圧は抵抗（１３２）を介して第３コンパレー
タ（６６）の非反転入力（６６ｂ）に結合される。基準
電圧ＶＲの大きさは負荷電流■１　の定格値において抵
抗（２４１に生ずる電圧に従って選択さｎる。分圧器（
１３４）　　ｒ、！を負荷電圧■８の妥当な部分を第２
コンパレータ５２１の非反転入力（５２ａ）に供給する
ことにより、コンパレータ（４Ｂ’　）の出力状態をコ
ンパレータ（６４’）の出力状態と実質上同時に変化さ
せるべく用いられる。この場合、状態変化は負荷電圧Ｖ
Ｌの定格値及び共通基準電位ＶＲに関して行なわれる。

分圧＠？ｒ　（１３４）　ｔｒｉ入力（５２ａ）から接
地電位に結合された第１抵抗（１３４ａ）、及び節点Ａ
からコンパレータ出力（５２ａ）に結合された可変抵抗
（１３４）を含むものである。したがって回路（ｌｏｔ
の場合と同じく、負荷電流検出用抵抗（２４Ｊと抵抗性
分圧”ｌ？ｒ　（１３４）及び基準分圧ＩＭ　（１３０
）の値は、負荷抵抗値ＲＬが正確であれば、電圧及びに
流コンパレータ回路（４Ｂ’）及び（６４’）が実質上
同時にスイッチングするように係数を定められる。たと
えば、動作電位十■が約１０■ＤＣであれば、抵抗性分
圧器（１３０）’（ｄ基準電圧■８が約１２９ｍＶとな
る↓うに予め設定される。電流検出用抵抗／／′ｉ０．
０５Ωに設定され、これにより電源波形の最初の四半周
期中に上昇する電球電圧ｖＬは負荷（１２１及び検出用
抵抗を流れる約３．５３６　Ａのピーク電流を生じ、こ
の定格負荷電流■１が第３のコンパレータ回路（６４’
）をその出力（６６ｃ）が論理１出力レベルとなるよう
に付勢する。この間、電流は２，５８２　Ａ以上である
。負荷がフィラメント抵抗ＲＬ−９，６Ωで、２４Ｖ、
６ｏＷ電球の場合、電球のピーク電圧ＶＬは３３．９４
１　Ｖとなり、電球電圧分割器（１３４）はこの電球電
圧を２４．７８４　Ｖの電球電圧において、入力（５２
ａ）にｌｄ　１２９　ｍ　Ｖとして現われるようにセッ
トされ、第２コンパレータ出力（５２ｃ）　ｔｒｉここ
で論理ルベルに移行する。

これは正常な負荷抵抗のための第３のコンパレータ出力
（６６ｃ）に論理ルベルが現わ扛るのと同時である。同
様に２つのコンパレータ出力（５２Ｃ）及び（６６ｃ）
は、負荷抵抗が電球の場合において定格の正常値、たと
えば９．６Ωであるとき同時に生ずるサイクル中の電圧
及び電流の減少部分の間に論理Ｏレベルに落ち込む。基
準値　　“！として選択された動作電位の分数成分及び
サイクル中のサンプリング点は固定的なものではない。

この実施例において承した値は説明の便宜においてのみ
選択したものである。

パルス成形回路槌は第２コンパレータ出力（５２ｃ）、
及びインバータ入力（６０ａ）間から除去さ扛たもので
ある。同様にゲート入力（７２ａ）は第２コンパレータ
出力（５２Ｃ）に接続され、ゲート出力（７２ｃ）ｉト
ランジスタ（７８）及び（碑並びに第１図の関連回路を
介してではなく、ダイオード（１４０）及び直列抵抗（
１４２）を介して抵抗ｔｔｑに接続される。さらに積分
コンデンサσ１１は放電用抵抗（１４Ｂ）を分路接続し
たコンデンサ（１４６）を介して接地電位に接続された
第１コンデンサ（ｌｌａ）から形成される。コンデンサ
（ｉｌｌ及び（１４６）の間の節点は直列ダイオード（
１３０）及び直列抵抗（１５２）を介して節点Ｃに接続
さ扛、比率供給見込応答を提供する。

負荷抵抗値ＲＬ　が所望の値よシ低ければ（第４ａ〜４
で図における左側の条件）、スレッシュホールド電流が
まず交差し、その後でヌレツシュホールド電圧が交差す
る。第３のコンパレータ出力（６６ｃ　）における電圧
ｖ１（第４ｃ図）は時、′間ｔａにおいて論理ルベルに
上昇し、その後の時間ｔｂ　において第２コンパレータ
出力（５２ｃ）の電圧ｖＶ　が論理ルベルに上昇する。

こ扛は現実の負荷電流■が基準電圧ｖ□　レベルを上回
った後（第４ａ図）、現実の負荷電圧Ｖがその基準レベ
ルを上回るからである。かくしテ電流コンパレータの出
力を圧Ｖエパイレヌ（１６０）（第４　ｃ図）は時間ｔ
ａ　　において論理ルベルに移行し、その状態を時間ｔ
ｄ　　まで持続し、電圧コンパレータの出ノＪ電圧■Ｖ
は時間ｔｂ　　から時間ｔ。までの比較的短い時間幅の
論理ルベルパルス（１６２）　（第４ｂ図）となる。こ
れらのパルス（１６０）及び（１６２）は電流及び電圧
ピークの付近においてほぼ相似形に発生する。

時間ｔ　に先立ち、ゲート入力（７２ｂ）及び（７４ａ
）はそれぞれ■エ　及び■ヮ論理ルベルを受は取るが、
ゲート入力（７２ａ）及び（７４ｂ）ｉ、ｔそれぞ扛Ｖ
　及びＶエ　論理０レベルを受は取シ、■ これによってゲート出力（７２ｃ）　（第４ｄ図）及び
ゲート出力（７４ｃ）（第４ｅ図）はいずれも論理ルベ
ルとなる。したがってトランジスタ唖）はカットオフ状
態となり、ダイオード（１４０）　Ｈ逆バイアスされる
ため、コンデンサ（ＩＤに電荷が加えられ、または引き
出さ扛ることが阻止さ扛る。時間ｔにおいてゲート入力
（７４ｂ）におけるＶエ　電圧は論理ルべ／Ｌ／に上昇
しゲート出力（７４ｃ）は論理ＯＶレベル落ち込み、こ
扛によってドライブトランジスタ１鴎）ハ飽和状態とな
る。

インバータ出力（７４ｄ）は論理Ｏレベルに落ち込み、
そノ状態をパルス（１６０）の終端まで持続する。より
後の時間ｔ、において論理１パルス（１６２）がゲート
入力（７２ａ）に現われるが、ゲート出力（’７２ｃ）
は他の入力（７２ｂ）がすでに論理Ｏレベルに駆動され
ているため、状態を父えることなく、したがってダイオ
ード（１４０）は逆バイアス状態にとどまる。インバー
タ出力（６０ｂ）ｔｒ！時間ｔｂ　において論理０レベ
ルに変わり、ゲート出力（７４ｃ）を論理ルベルに戻す
ように駆動シ、再ヒトランジスタ家）をカットオフ状態
に置く。かくして時間間隔ｔａ−ｔｂにおいて第１の下
向き論理Ｏパルス（１６４ａ）　　はゲート出力（７４
ｃ）にｆＡｂｎ、電流の第１パルス（１６６ａ）　　は
コンデンサ（１１１に加えら扛る。時間ｔ　において第
２コンパレータ出力（！５２ｃ）は論理０レベルに変わ
り、ゲート入力（７４ａ）は論理ルベルを受は入量る。

入力（７４ｂ）がなお論理ルベルにとどまる場合（パル
ス（１６０）の継続的な発生に基づく）、ゲート出力（
７４ｃ）は論理Ｏレベルに降下し、この状態を時間ｔｄ
　　まで維持する。下向きの第２パルス（ｉ６４ｂ）　
　ｔｒｉさらに第２電流パルス（１６６ｂ）がコンデン
サ（１１１に加えられるようにする。パルス（１６６）
はコンデンサ（１１）の端子電圧を上昇させ、余分な負
荷電流■２が流れる各電源サイクルの上昇部分を生じ、
これによって電球への電力供給を増加し、その抵抗値を
上昇させるものである。

理想的には２つのコンデンサ電圧上昇パルス（１６６ａ
）及び（１６６ｂ）は電球の抵抗値が変化しない各サン
プリングの半サイクル中に発生する。

負荷抵抗値ＲＬが所望の値より高げれば（第４ａ〜４ｆ
図における右側の条件）、スレッシュホールド電圧が交
差してからヌレツシュホールド電流が交差する。第２コ
ン−パレータ出力（５２ｃ）における電圧ｖＶ（第４ｂ
図）は時間ｔａ・において論理ルベルに上昇し、その後
の時間ｔｂ〆において第３のコンパレータ出力（６６ｃ
）の電圧Ｖ工が論理ルベルに上昇する。こｆ′Ｌは現実
の負荷電圧Ｖが基準電圧ＶＲレベルを越えてから（第４
ａ図）、検出された現実の負荷電流Ｉがその基準レベル
を上回るからである。すなわち電圧コンパレータの出力
電圧■７パルス（１６８）　　（第４ｂ図）は時間ｔａ
／において論理ルベルとなり、この状態を時間ｔヶ・ま
で維持し、また電流コンパレータの出力電圧ＶＩは時間
ｔｂ・から時間ｔ・までの比較的短い時間幅の論理ルベ
ルパルス（１７０）　（第４ｃ図）を形成する。パルス
（１６Ｂ）及び（１７０）はやはり電流及び電圧ピーク
の付近において実質上相似形となる。

時間ｔａ・に先立ち、ゲート出力（７２ｃ）及び（７４
ｃ）は論理ルベルになっており、したがってコンデンサ
０Ｄは充電または放電されない。時間ｔｄ・ニオいてコ
ンパレータ出力（５２ｃ）の■Ｖ電圧ハ論理ルベルに」
二昇し、ゲート出力（’ｉ’２ｃ）を論理Ｏレベルに降
下させる。ゲート出力（７４０）は論理ルベルにとどま
る。したがってトランジスタ（調・ハカットオフ状態を
維持し、この間、ダイオード（１４０）　ｌｄ順バイア
スされ、コンデンサＯＤからの放電を許容する。グー１
−出力（７２ｃ）は時間ｔｂｌまで論理０レベルにとど
まり、この論理Ｏレベルパルス（１７ｚａ）　　は電流
パルス（１７４８，）がコンデンサａＤから放電される
ことを許容する。

時間ｔ１）、においてコンパレータ（６４’　）の■Ｉ
小出力６６ｃ）　Ｉｄ論理１Ｖべ／Ｉ／に移行し、その
状態を時間ｔノまで維持する。この上向きパルス（１７
０）はゲート出力（７２（＋）を論理１状態に復帰させ
、ダイオード（１４０）の導通を遮断する。時間ｔ。・
においてパルス（１７ｏ）ｉｔｄ終了し、ゲート出ノＪ
（７２Ｃ）は再び論理Ｏレベルに降下し、この状態をｔ
ｄ、まで維持した後、このゲート出力（７２ｃ）を論理
ルベルに復帰させる。第２の下向きパ）ｖｙ、　（１７
２ｂ）　　は別の電流パルス（１７４ｂ）　　がコンデ
ンサｆｉｌｌから放電されることを許容し、その端子電
圧を低下させる。パルス（１７４）に応答したコンデン
サＯＤの電圧の下降に従って各電源波形のサイクル中の
比較的短い部分において余分の電流■２が流通し、全負
荷電流を減少させて負荷電力を減じ、電球負荷（１ｚに
供給される電力の減少によってその抵抗値を低下させる
ものである。

第２ａ〜２ｆ図、及び第４ａ〜４ｆ図に示した負荷抵抗
値の低条件及び高条件は所望の負荷抵抗値からの抵抗値
外れがきわめて大きい場合であり、これらは負荷パラメ
ータ制御回路の動抵抗値が通常的な条件において所望の
公称値に達すると１、第２ｆ図も一コンデンサ充放電パ
ルヌ（１０Ｂ　）、（１１０）、（１１４）及び（１１
４’）　　並びに第４ｆ−図のパルス（１６６）及び（
１７４）はきわめて狭いものとなる。理想的には負荷入
力パワーが所望の負荷抵抗値を提供する正確なレベルに
な扛ば、充放電パルスは発生しない。負荷が電球である
場合、その電球の抵抗値は電源波形の各半サイクルを通
じて一定ではない。この場合、電球の抵抗値は入力パワ
ーの積分値及び電球の時定数にも関連する。実際のピー
ク抵抗値（または電球フィラメントのピーク温度）ｒ／
′ｉ概して電源の正弦、波ピーク点の少し後、典型的に
はフィラメントピーク電圧の３００後において生ずるも
のである。したがって比較的狭いコンデンサ充電パルス
は典型的には電源サイクルの第１四半部において発生し
、サイクルの第２四半部においては別の狭い放電パルス
が発生する。これは電球の抵抗値が半サイクルの初期に
おいては所望の抵抗値よりわずかに低く半サイクルの後
期にとし、２番目の効果としてフィラメントの熱時定数
が電源サイクルの時間周期に関してきわめて大きくなれ
ば、その平均負荷抵抗値のいくら　　”！かは相対的に
無視し得るものとする。理想コンパレータハ存在しない
ため、コンパレータ（９２１Ｋは常に微小の一定しない
入力バイアス電流が流れるが、これはコンパレータ回路
の内部ＶｃＩ／′ｉ存在せず、コンデンサ（Ｉｌｌの充
放電パルスに基づく電流によって提供されるものである
。かくして供給されるコンパレータ入力バイアス電流は
ＤＣ利得（それ自体、コンデンサ（ｉｌｌを充放電する
だめのパルスの可変パルス幅に基づく）を無限大の値か
らある大きな受容れ可能な限定された値に減少させるも
のである。

すでに述べた通ジ゛比率供給見込″機構は分割コンデン
サｕ１１．ダイオード（１５０）及び抵抗（１４８）及
び（１５２）を用いることによシ形成される。この比率
供給見込回路は突然の線間電圧に対する応答性を高める
ものである。コンデンサ（１４６）　Ｆｉ整流器（１５
０）の極性によって、たとえば負極性として確立された
極性、及び抵抗（１４８）及び（１５２）の相対的な大
きさによって確立さ扛た大きさを有する電圧まで充電さ
れる。かくしてコンデンサ（１４６）　Ｋ印加された負
極、性電圧はほとんど線間電圧であるコンデンサＣ１の
端子電圧の何らかの分割値に等しい大きさを有する。

通常状態の動作において、コンデンサ（１４，６）の端
子電圧は基本的には負荷パラメータ制御論理に影響を与
えず、この場合、上述の動作が継続してコンデンサ（ｌ
ｌａ）における電荷を変化し、所望の負荷抵抗値を実現
するに必要な限り、コンデンサ（ｉｌｌの全体にかかる
電圧が、スイッチング装置（２０）を°゛オン°″する
まで継続する。線間電圧が突然上昇した場合、コンデン
サ（１４６’）にかかる電圧はより負の値となシ、直ち
にコンデンサ（Ｉｌｌにかかる電圧を低下させるととも
に、スイッチング装置の１オン′′時間を短縮させて、
上昇した線間電圧の効果を減殺しようとするものである
。同様に負荷電圧における突然の低下はこれに伴なった
コンデンサ（１４６）の電圧をより正の値にし、積分用
コンデンサ（ＩＩ）の電圧を急激に上昇させるとともに
、スイッチング装置のオン時間を延長して低下した負荷
電圧による効果を保証するものである。何回かのライン
波形サイクルを経過した後、制御回路はコンデンサ（ｌ
ｌａ）に電荷を加え、またはそのコンデンサから電荷を
除去するが、この充放電はスイッチング装置の゛°オン
′”時間が所望の抵抗値を達するに必要な値となるまで
行なわｎｌその結果、コンデンサ（１４６）の端子電圧
における上昇した、または低下した電圧の実質的な効果
をなくすものである。

第５ａ図を参照すると積分手段（２９（前述したアナロ
グ装置において用いられる）はＣＩ積分コンデンサ（１
１１に電流パルスを加え、または引くことにより積分電
圧Ｖ。１　を引き出すものである。アナログ装置におい
て用いられる積分上制御信号変換手段（２７）は、積分
電圧■。□　をアナログコンパレータ（９２１の一方の
入力（９２ａ）　！ｌｃ結合する。このアナログコンパ
レータの他方の入力（９２１１Ｉ）　　（ｄ基準ＣＲコ
ンデンサ（９［１の両端に形成された基準ランプ波電圧
■　　を受は取る。このＲ ランプ波電圧は電流源（ｇ８から実質上一定の電流（Ｉ
＝Ｋ）をそのコンデンサに導入することに応答する。ア
ナログコンパレータ出力（９２ｃ　）は積分コンデンサ
電圧■。１が基準コンデンサ電圧■ｏＲＫ等しくなった
とき状態を変化する。アナログコンパレータ出力（９２
ｃ）のこのようなレベル変化はラッチ（３０）をリセッ
トする。多くの使用状態において積分用及び基準ランプ
波用コンデンサ（１１１及び（（至）はむしろ大きな値
となるが、アナログコンパレータ（９２１により要求さ
扛る補償用オフセット電流及び漏れ電流が特に昇温条件
において望ましくないことを証明している。コンデンサ
（ｌυ及ヒ（（社））並びにアナログコンパレータｌ！
１２＋の使用はなるべくなら除去されるべきである。こ
れは制御回路が少なくとも部分的に集積回路チップとし
て形成されるべき場合に特に要求されることである。

ここで第５ｂ図を参照すると、不連続サンプリング抵抗
コンパレータ手段の出力（２３ｄ）　Ｉｆ？：現われだ
パルスに応答して制御信号を提供し、第　　　１１図の
積分手段（２５）及び積分−制御信号変換手段（２７）
と置換するためのディジタル手段（２００）の一実施例
が示されている。不連続サンプリング抵抗コンパレータ
手段の出力（２３ｄ）からのパルスはなるべくなら制御
可能なアップ／ダウンカウント型の第１デジタルカウン
タ手段（２０２）のクロック人力Ｃに結合さｎる。すな
わちこのアップ／ダウンカウンタのＡ。−ＡＮ　　ビッ
ト出力（２０２ａ）　ｉｊ抵抗値比較出力パルスの総積
分値を連続的に表わすものである。複数のライン（２０
４）はアップ／ダウンカウンタ出力（２０２ａ）　　を
デジタルコンパレータ手段（２０６）の第１人力（２０
６ａ）に接続する。そのコンパレータの別のディジタル
入力（２０６１））　　ｔｄ複数のライン（２０Ｂ　）
を介してディジタルアップカウンタ手段＋（ｔ２　Ｎｏ
　）のＢｏ−ＢＮビット出力（２１ｏａ）　　に接続さ
れる。カウンタ手段（２１０）のブロック入力ｃＨ実買
上一定の周波数のクロック信号を受は容れる。第１カウ
ンタ（２０２）のディジタル出力Ａにおけるディジタル
カウント（所望の値からの負荷変動の大きさを表わす）
が第２のカウンタ（２１０）の出力Ｈにおけるディジタ
ルカウント（階段状ランプ波として上昇する）よシ小さ
いか、またはそｎよりも大きい場合には、ディジタルコ
ンパレータの出力（２０６ｃ）　　ｔｄ　第１のレベル
、たとえば論理Ｏレベルにとどまる。出力（２０６ｃ）
　　は第１及び第２のカウンタデジタル出力が等しい場
合、すなわちカウントＡ＝カウントＢである場合にのみ
第２レベル、すなわち論理ルベルとなる。かくしてカウ
ンタ（２１０）のリセット入力（２１０ｄ）にリセット
信号が供給され、そのカウンタがリセットされると同時
に、ラッチ手段夏（第２図または第４図参照）がセット
されるならば、このラッチはクロック周波数及びカウン
タ手段（２０２）に納まったカウントによって設定され
る時点においてリセットされる。したがって電力調整手
段（１５１１″ｉ力ウンタ手段（２０２）におけるデジ
タルカウントに従って付加的な電流を発生するために出
力（２０６０）　　により付勢される。このデジタルカ
ウントは不連続サンプリング抵抗比較手段め出力（２３
ｄ）におけるパルスに応答するものである。コンパレー
タ出力（Ｚ３ａ）のパルス速度及びカウンタ手段（２１
０）のクロック速度を適当に選択することにより、アナ
ログ及び基準ランプ波コンデンサ並びにアナログコンパ
レータを省略することができる。

ここで第５ｃ図を参照すると、積分器＋２５１　′ＥＡ
び積分−制御信号変換手段（２力と置換するためのディ
ジタル副回路（２２５）が示されている。この副回路（
２２５）　／Ｉ″ｉ好ましい実施例において第５ｂ図の
回路（２００）に比して幾分単純化されたディジタル構
造を有するものである。副回路（２２５）はＮＡＮＤゲ
ート（７′；！Ｉの出力（７２ｃ）における下向き放電
信号Ｄ（第４図）を受は容れる第１入力（２２５ａ）及
びＮＡＮＤゲー）　（７４）の出力（７４ｃ）からの下
向き充電パルス信、号Ｃを受は容れる第２人力（２２５
ｂ）　　を有する。また第３の副回路入力（２２５ｃ）
はＲ／Ｓラッチ出力（３０ｄ）における装置＋２（Ｊｌ
のための上向きドライブ信号Ｅを受は容れるものである
。副回路の出力（２２５ｄ）　　ＨラッチリセットＲ入
力（３０ｃ）に接続される。

副回路（２２５）は、それぞれ入力（２２５ａ）　　及
び、（ｚ２５ｂ）　　に接続された入力端子を有する第
１及び第２のインバータ手段（２２７ａ）　　及び（２
２７ｂ）を具備している。インバータ（２２７）の出力
におけるＤ信号は２人力ＮＡＮＤゲー）　（２２９）の
第１人力（２２９ａ）　　に接続される。インバータ（
２２７ｂ）の出力におけるＣ信号は別の２人力Ｎ　Ａ　
Ｎ　Ｉ）ゲート（２３１）の第１人力（’２３１ａ）　
　に接続される。

実際上、集積回路（少なくとも負荷抵抗制御回路のため
のディジタル論理を含んでいる）は各連続したＮＡＮＤ
ゲート及びインバータ９組合せ、たとえばゲート＠とイ
ンバータ（２２７ａ）　　ｉたけゲートｆｆ４）とイン
バータ（２２７ｂ）　　の組合せをＡＮＤゲートとして
結合していることが理解されよう。各ゲート（２２９）
及び（２３１）の残りの入力（ｚｚ９ｂ）　　及び（２
３１ｂ）はそれぞれＮＡＮＤゲー）　（２３３）及び（
２３５）の出力に個々に接続される。ゲート（２３３）
及び（２３５）の第１の入力（２３ａｂ）及び（２３５
ｂ）は一括接続され、ゲート（２３３）　　　・［の残
りの入力は第３のインバータ手段（２３７）の入力に接
続され、そのインバータの出力がゲート（２３５）の残
シの入力（２３５ｃ）　　に接続される。

ゲート出力（２２９ｃ）　　はクロック及びアップ／ダ
ウン論理発生詣（２４０）のＡ入力に接続される。

この発生器（２４０）はゲート出力（２３１０）に接続
された第２の入力Ｂを有する。

クロック及びアップ／ダウン発生器（２４０）　ｉｄ４
個の２人力ＮＡＮＤゲー）　（２４２）、（２４４）、
（２４６）及び（２４Ｂ）を用いるものである。第１及
び第３のゲート（２４２）及び（２４６）の各第１人力
（２４，２ａ）　　及び（２４８ａ）　　は八人力（２
４０ａ）　　に一括接続される。ゲート（２４６）の残
りの入力（２４６１））及びゲート（２４４）の第１の
入力（２＋４ａ）　　はこの発生器回路の第２人力（２
４０ｂ）　　Ｋ一括接続される。ゲート（２４２）及び
（２４４）はセット／リセットラッチとして配線され、
前者の第２人力（２４２ｂ）は後者の出力（２４４０）
　　に接続され、後者の第２人力（２４４ｂ）ｒＩ′ｉ
前者の出力（２４２ｃ）　　Ｋ接続される。第３のゲー
ト出力（２４６ｃ）ｌｄ第４のゲートにおける第１の入
力（２４８ａ　）　　に接続される。この第４ゲートの
出力（２４８ｃ）　ｔｄ発生器回路出力（２４０ｃ　）
にクロック信号ＣＬＫを供給するものである。第１ゲー
トの出力（２４２０）　　は別の出力端子（Ｚ＋Ｏｄ）
　　に接続され、この端子においてアップ／ダウンＵ／
Ｄ信号が発生する。第３の入力（２４０ｅ）　　は単極
双投スイッチ手段（２５０）の共通端子（２５０ａ）　
　から第４ゲートの残りの入力（２４ｓｂ）に接続され
る。スイッチ手段の第１の接触可能な端子（２５０１）
）　／ｄ動作電位十Ｖに接続されるが、スイッチ手段に
おける残りの接触可能な端子（２５０ｃ）　　ｌ’ｊ自
走発振手段（２６０）の出ノＪ（２６０ａ）に接続され
る。

ディジタルアップカウンタ手段（２１０’　）　　にク
ロックパルスを供給するための発振手段（２６０）は第
１及び第２の２人力ＮＡＮＤゲート（２６２）及び（２
！６４）を用″いるものである。ゲー）　（２６２）の
第１人力（２６２ａ）　　は副回路入力（２２５ｃ）　
　に接続され、発振器出力（２６０ａ）　が取り出され
るべきゲート出力（２６２ｂ）　　は直列コンデンサ（
２６６）及び抵抗（２６Ｂ）を介して第２ゲート（２６
４）の第１人力にｑ６４ａ）　　に接続される。第２ゲ
ート出力（２６４ｂ）　　Ｉｒｉ第１ゲートの残りの入
力（２６２ｃ）　　ｖｃ帰還接続されるとともに、抵抗
（２７０）を介してコンデンサ（２６６）及び（２６８
）の節点に接続される。第２ゲートの残りの入力（２６
４ｃ）　　は正の動作電位子■に接続さ′れる。

ディジタルアップ／ダウンカウンタ手段（２０２’）は
Ｎビットカウンタである。ここにＮは所望の解を提供す
べく選択された整数であシ、ここではＮ＝ｓとし、カウ
ンタ（２０２）は第１及び第２の４ビツトカウンタ（２
７２）及び（２７４）から形成される。同様にディジタ
ルアップカウンタ手段（２１０’）　　もまたＮビット
カウンタからなシ、このカウンタｔｒｉＮ＝８ビットと
して直列接続された一対の４ビツトカウンタ（２７６）
及び（２７Ｂ）より形成される。アップ／ダウンカウン
タ部（２７２）のクロックＣＫ入力（２７２ａ）　　ｒ
ｒｉクロック発生器の出力（２４０ｃ）　　に接続され
る。アップ／ダウンカウンタの実行ＣＯ高出力２７２ｂ
）　／ｉよシ重要なアップ／ダウンカウンタ部（２７４
）のクロックＣＫ入力（２７４ａ）　　に接続される。

このカウンタ部の実行ＣＯ高出力２７４ｂ）　　は別の
反転手段（２８０）を介して２人力ＡＮＤゲート（２８
２）の第１の入力（２８２ａ）　　に接続される。出力
（ｚ７２ｂ）はさらにインバータ手段（２８４）を介し
てゲート（２８２）の残りの入力（２８２ｂ）　　に接
続される。論理１ゲ一ト出力信号（２８２ｃ）　　はカ
ウンタ（２０２’）がカラントラ満たし、Ｕ／Ｄライン
が゛アップ″モードにあるか、またはカウンタ（２０２
’）　　が空になりＵ／Ｄラインが゛ダウン″モードと
なる限り発生する。この信号は並列接続されたゲート入
力（２３３ｂ）　　及び（２３５ｂ）　　に帰還接続さ
れる。カウンタ（２０２’）　　の２部分におけるプリ
セット入力Ｐｏｔ−Ｐ７は動作電位＋ＶＫ接続される。

アップ／ダウン　Ｕ／Ｄ入力（２７２ｃ）　　及び（２
７４０）　　はアップ／ダウン発生器回路の出力（２４
０ｄ）に並列に接続される。カウンタ（２７２）及び（
２７４）のプリセット付勢ＰＥ入力はパワー−オンーク
リアＰＯＣ信号を受は容れるべく一括　　　　“接続さ
れる。このＰＯＣ信号は、副回路（２２５）がその一部
として含まれた負荷制御回路の各初期設定時に印加され
る正パルスである。ＰＯＣ信号はカウンタ出力ＱＯ−Ｑ
７を論理ルベルに初期設定する。これはプリセット人力
Ｐｏ−Ｐ７に加えられた＋■電位によシ指令されるもの
である。アップ／ダウンカウンタ出力ＱＯ−Ｑ７の各々
はカウンタ（２１０’）　　のプリセット入力ＰＯ−Ｐ
７の関連する１つに個々に接続される。アップ／ダウン
カウンタのＱ７出力とアップカウンタの２７人力との接
続はインバータ手段（２３７）の入力及びゲート入力（
２２３ｃ）　　に並列に結合される。

アップカウンタ部（２７６）のクロックＣＫ入力（２７
６ａ）　　は発振手段出力（２６０ａ）　　ｖｃ接続さ
れる。

第１カウンタ部（２７６）の実行ＣＯ高出力２７６ｂ）
は第２カウンタ部のクロックＣＫ入力（２７８ａ）に接
続される。第２カウンタ部の実行ＣＯ高出力２７８ｂ）
　　はカップリングコンデンサ（２８６）　ヲ介して一
対の直列抵抗（２８８）及び（２９０）の節点に接続さ
れる。それらの抵抗は動作電位と接地電位との間に接続
されている。抵抗（２８Ｂ）と（２９０）との節点は副
回路出力（２２５ｄ）　　及びラッ≠のリセツ）Ｒ入力
（２３０ｃ）　　に結合される。抵抗（２８Ｂ）及び（
２９０）　ｔｒｉこのラッチ手段のリセット入力（２３
０ｃ　）　　に正確なレベルの電圧を供給すべく用いら
れる。アップカウンタの入力及びアップ／ダウンカウン
タのＵ／Ｄ入力（２７６ｃ）　　及び（２７８ｃ）は一
括して動作電位子■に接続され、これらのカウンタ（２
７６）及び（２７Ｂ）をアップカウント専用モードにロ
ックするものである。プリセット付勢ＰＥ入力（２７６
ｄ）　　及び（２７８ｄ）　　は一括して抵抗（２９２
ａ）に接続され、コンデンサ（２９２ｂ）を介して副回
路入力（２２５ｃ）　　に接続される。この副回路入力
（２２５（３）　　において、ラッチ手段（３０ｊの出
力信号Ｅが現われる。不連続な集積回路構成を用いる場
合にはカウンタ部（２７２）　、（２７４）、（２７６
）及び（２７８）としてＣ’ＭＯ８４０２９型カウンタ
集積回路及びこれと同等のものを好ましく用いることが
できる。

回路動作においてアップ／ダウンカウンタ（２０２’　
）におけるカウントは、抵抗値比較出力パルスに応答す
る。−電源波形における最初の半すイクルにおいてラッ
チ叩は第４図の回路に関して前述した通シ、負荷電圧の
ゼロ交差におけるコンパレータ出力（３４ｃ）によって
セットされる。

ラッチがセットされるとラッチ出力（３ｏｂ）が上昇し
、副回路（２２５）を参照してカウンタ（２０２’）に
おける抵抗値比較デジタルカラシトがカウンタ（２１０
’）　　中にロードされるようにする。同時に発振２Ｎ
　（２６０）が付勢され、カウンタ（２１０）のフルカ
ウントへの増分カウントを開始させる。

このカウントがフルカウントに達すると、カウンタ（２
１０’　）　　はオーバーフローし、出力（２７８ｂ）
の状態が変化して、ラッチ田をリセットするとともに、
装置！２（ＩＩＫ対するドライブ信号を除去する。電源
波形の次の半サイクルにおいて抵抗値サンプリング処理
が再び行なわれ、カウンタ（２０２’　）中のカウント
にパルスが加えられるが、または差し引かれる。これは
幅回路入力（２２５ａ）及び（２２５ｂ）　　における
信号の状Ｂ（／（応答する。

さらに次の半サイクルにおいてラッチ出力が再び付勢さ
れ、カウンタ（２０２′）の出カバカウンタ（２１０′
）へのプリセット信号として供給さ汰カウンタ（２１０
’）　　は再びオーバーフローするまでカウント動作し
、カウンタ（２０２’）　　においてカウントされた値
であって、カウンタ（２１０’）に転送された直によシ
決定されるセツティング後の時間において再びラッチ出
力をリセットする。

、　より特定された場合において、負荷＋１２１の抵抗
値が減少し、これによって装置１２０）の延長された導
通周期が付勢されるものとする。Ｃ入力（２２５ｂ）に
おけるリセット論理ルべ）Ｖは負荷レベルパラメータの
サンプリングに応答して論理０レベ／Ｌ／に対してパル
スを発生し、論理ルベルｒ／′ｉＤ入力（２２５ａ）　
　において接続される。そのため連続的な論理Ｏレベル
及び論理ルベルのパルスはそれぞれ対応するゲート入力
（ｚｚｃ＋ａ）　　及び（２３１ａ）　　Ｋ存在Ｔる。

したがって発生器人力　　６゛〒（２４０ａ　）　　は
論理１の信号Ａレベルを受は取り、発生器入力（’２４
０ｂ）　　は論理０のパルス信号Ｂ入力を受は取るもの
である。ゲー）　（２４２）及び（２４４）からなるラ
ッチがセットされると、発生器のＵ／Ｄ出力（２４０ｄ
）　　Ｋｆｌ論ＩＮ　Ｏｖ　ヘ）ｖ　カ現われ、これが
アップ／ダウンカウンタ（２０２’　）のカウンタ部（
２７２）及び（２７４）を制御してダウンカウントモー
ドにする。同時に第３のゲート出力（２４６ｃ）　　が
論理ルぺ）ｖに向かうパルスを発生し、次いで論理Ｏレ
ベルに復帰する。これに応答して第４のゲート出力（２
４８ｃ　）　　は論理０レベルに降下した後、論理ルべ
）ｖＶｃ復帰し、カウンタＵ／Ｄ入力（２７２Ｇ）　　
及び（２７４ｃ）　　が出力（２４０ｄ）から°°減分
″論理Ｏレベルを受は容れた後においてクロックＣＬＫ
出力（２４０ｃ）　　に上向きにエツジを発生する。カ
ウンタ（２０２’　）のカウントはしたがって１づつ減
少する。

減少したカウントはコンパレータ出力（３４ｃ）がラッ
チ出力（３ｏｂ）をセットするまでカウンタ（２０２’
）　　内にとどまる。その論理ルベルへの。−変化に応
答してアップカウンタのプリセット付勢入力（２７６ｄ
）　　及び（２７８ｄ　）　　には論理ルベルパルスが
供給され、カウンタ（２０２’）　　（７）ＱＯ−Ｑ７
出力からの減少カウントをアップカウンタのプリセット
ＰＯ−Ｐ７人力によりカウンタ（２１０’　）に転送す
るものである。入力（２２５Ｑ）　　の論理ルベルは発
振器（２６０）を付勢する。この発振ｇ？、　（２６’
Ｏ）　／ｄカウンタ（２１０’）　　におけるカウント
を連続的にインクリメント駆動し、そのインクリメント
駆動はカウンタがオーバーフローして出力（２７Ｂ’ｂ
）　　にパルスが発生するまで行なわれる。このパルス
はラツチリセッ）Ｒ入力（３０ｃ）に結合され、ラッチ
出力（３ｏｂ）を論理０レベ／Ｌ／に降下させて、装置
（渕及び発振器（２６０）をオフに転するものである。

同様にＤ入力（２２５ａ）　　における信号が下向きパ
ルスであったならば（この場合Ｃ入力（２２５ｂ）のレ
ベ）Ｖは論理ルベルにとどまる）Ｕ／Ｄ出力（２＋ｏｄ
）　ｌｒｉ論理１（アップカウントレベ）ｖ）にセット
され、ＣＬＫ出力（２４００）　　Ｈ論理０レベルとな
る。入力（２２５ａ）　　におけるパルスの上向き後端
においてＣＬＫ出力（２４０ｃ　）　　は上向きクロッ
ク信号を発生し、カウンタ（２０２’　）　　をインク
リメント駆動し、負荷抵抗が所定の値よりどの程度高い
かという判定に応じて、装置（２０）の導通時間を短縮
する。

アップ／ダウンカウンタ（２０２’）　　におけるカラ
ンｌ−は次の抵抗値抜取りに応答して、負荷抵抗の大き
さに応じてインクリメントまたはデクリメント駆動され
る。第５ｂ図のデジタルコンパレータ装置に関するこの
単純化された構成においては反転検知（”　ｓ＋ｅｎｓ
ｅ”−ｒｅｖｅｒｓａｌ　）が行なわれることが理解さ
れるであろう。したがってカウンタ（２１０’）　　ｉ
ｄプリセットされた開始点からラッチ（３０）をリセッ
トするためのパルスを獲得するためのオーバーフローに
向かってカウント動作するものであり、ゼロからカウン
タ（２０２’）　　中のカウントと一致するまで増加方
向にカウントするものではない。感度の選択は任意であ
り、アップカウントまたはダウンカウントは均等に使用
されることができる。

アナログ方式において電源電圧は積分コンデンサが充電
される最大電圧を確立する。また、ディジタル方式にお
いてディジタルカウンタ（２０２’　）は全１カウント
から全０カウントまたはその逆方向に飛躍することがで
きる。これはカウンタがそれぞれ充満条件°及び空条件
であるときの信号クロック入力パルスに応じたものであ
る。この状況はカウンタがすでに充満または空であって
、付加的な増加またｒｒｉ減少が要求されるときに最少
負荷電流から最大負荷電流またはその逆へのスイッチン
グを排除するために阻仕−されなければならない。した
がってクロックパルスは、Ｄ入力（２２５ａ）　　カ下
向キコンパレータパルス出力を受は取ることにのみカウ
ンタ（２０２′）をインクリメント駆動すべく用いられ
るべきであシ、レジスタ（２０２）が充満していない場
合には加えることはできない。すなわち発生滞Ａの入力
（２４０ａ）　　はＤ入力（２２５ａ）　　がそのよう
ｆｘ　／＜　／Ｖ　７−を受け５す、’−１ｚ＞′Ｃｘ
：Ｅｔび０′ｄ゛ノＪ（７）　　　　　；１一方が高レ
ベルであるか、またはＱ７出ノＪが低レベルであるとき
にのみ下向きパルスを受は人れるものである。かくして
へ入力ｒ／′ｉＤ入力が負のパルスによって付勢される
とき、負のパルスを受は取るが、Ｑ７出力が高レベルと
なシ、２つのキャリア信号Ｃ１及びＣ２が降下したとき
にはへ入力が高しベ／ｌ／にとどまシ、Ｄ入カベおける
何らかの変化に応答せず、クロックパルスはカウンタが
充満条件であればアップカウントを生ずるために生成さ
れる。したがって標準プール代数においては Ａ＝Ｄ＋Ｑ７　ＣＩ　Ｃ２，。

として表わされる。同様にカウンタ（２０２’）　　Ｈ
そのレジスタが空でない場合においてＣ入力（２２５ｂ
）が下向きパルスを受は取った場合にカウントダウンす
る。すなわち第１及び第２部分におけるキャリア信号Ｃ
１及びＣ２が論理Ｏレベルであるときは、出力Ｑ７は論
理Ｏレベ／Ｉ／ｖｃＬｒｉならない。かくしてカウンタ
が空であるときはダウンカウントクロックパルスが阻止
される。

ただし、回路（２４０）へのＢ入力がプール代数におい
て次の式で表わされるものとする。

Ｂ＝Ｃ＋Ｑ７ＣＩＣ２。

カウンタのアンダーフロー及びオーバーフロー阻止回路
はゲート（２２９）、（２３１）、（２３３）、（２３
５）及び（２８２）とインバータ（２３７）、（２８０
）及び（２８４）を含んでいる。ゲート出力（２８２Ｃ
）はオーバーフローまたはアンダーフロー条件が生ずる
状況でない場合、すなわちＣ１及びＣ２信号がいずれも
論理Ｏレベルである場合においてのみ論理ルベルとなる
。Ｑ７カウンタ出ノＪはゲート入力（２３２ｃ）　　に
加えられるが、その反転値はゲート入力（２３５ｃ）　
ｖｃ加えられ、残りのゲート出力（ｚｓ３ｂ）　　及び
（２３５ｂ）　　はゲート（２８５ｃ）の出力レベルを
受は取る。したがって０１及びＣ２がいずれも降下する
と（カウンタがアップカウント用として構成されていて
充満した場合、またはカウンタがダウンカウント用とし
て構成されていて空になった場合）、これは次のカウン
ト時においてカウンタ（２０２’　）　　のＱ出、力が
全１状態から全Ｏ状態にカウントアツプするか、または
全０状態から全１状態にカウントダウンして、Ｑ７ビツ
トがチェックされることを示している。Ｑ７ビツトが論
理ルベルであって、Ｃ１及びＣ２の双方が論理Ｏレベル
であれば、カウンタはカウントを満たし、それ以上のア
ップカウントは許容されない。同様にＱ７出力が論理鎗
夛ＯレベルであってＣ１及びＣａもまた論理Ｏレベルで
あれば、カウンタは空となり、それ以上のダウンカウン
トが禁止される。

第１の場合において、ゲート（２２９）　！アップカウ
ントを阻止すべく消勢され第２の場合においてゲート（
２３１’）　　ｌｄそれ以上のダウンカウントを阻止す
べく禁止される。

前述の実施例はカウンタ集積回路の１つの特別の形式を
用いるものであり、異なったカウンタ抵抗回路が用いら
れる場合にはディジタルコンパレータ（２２５）の論理
構成を幾分変更することができる。この論理構成はスイ
ッチ手段（２５０）がセットされることにより、共通端
子（２５０ａ）が端子（２５０１））　　を介して正論
理電位に接続されこれによってアップ／ダウンカウンタ
（２０２’）にふ）けるカウントは各抵抗値サンプルに
ついて１カウンタのみ変化することができる。これはゲ
ート制御された発振手段（２６０）とともに用いるとき
、特別の利益を有する。この場合、クロック発振器は線
間電圧のゼロ交差と同期して、同期性の欠如に基づく波
動性（ジッター）による１カウントの不明瞭性を排除す
るものである。

１カウントジツターが特定の負荷抵抗制御回路において
間覇とならない場合にはクロック発振器（２６０）はゲ
ート入力（２６２ａ）　　を正論理電位に接続すること
により操作され得る。クロック発振周波数は特に限定さ
れるものではなく、その上限は必要な最大遅延時間によ
って分割されたカウンタのステージ数Ｎによって確立さ
れる。

しかしながら、カウンタの与えられたステージＮについ
て、最大の分解能を得るためにはクロック周波数を可能
な限り高くすべきである。ア゛／７’／？”７７＃？７
７（２０２’）　＋４：１（７）’Ｊ’７７）Ｋ　　、
・。

加えられ、またはそこから減じられたカウント数が入力
（２２５ａ）　　またｔｉ　（２２５ｂ）　　Ｋおける
Ｄ＋Ｃパルパルパルス幅の関数となるような可変利得構
成は共通端子（ｚ５ｏａ）　　が選択可能な端子（２５
００）　Ｋ接続されるようにスイッチ手段（２５０）を
セットすることによシ提供される。スイッチ（２５０）
をそのようにセットすると、各下向き入力パルスはクロ
ック発振器（２６０）における多数の出力パルスをゲー
ト（２４８）を介してアップ／ダウンカウンタのクロッ
ク入力に供給する。この場合、発振パルス数は抵抗値比
較出力パルス幅によって決定される。この可変利得構成
は大きい負荷抵抗変化に対して比較的迅°速に応答する
ことが要求されるような分野に好１しく用いられる。

以上で新規の負荷パラメータ制御回路の数例について詳
細に説明したが、これらは白熱電球のフィラメント抵抗
もしぐはフィラメント温度制御についてのみ記載したも
のであり、それ以外の種々の負荷に対して種々の菱形態
様において実施できることは当業者にとって自明である
。

また、本発明の負荷パラメータ制御回路はＡＣ電源を負
荷に接続して、負荷電力の制御を電力制御回路における
ある種の要素のオン時間を変えることにより行なうよう
にした多くのシステムに適用することができる。さらに
基本的なＩ）Ｃシステムへの適用ｒＩｉＤＣ電力を断続
的に供給する電圧及び電流の少なくとも一方が本発明装
置のコンパレータ、スレッシュホールドレベルを通じて
変化するようなパルスを形成することによって可能であ
る。

【図面の簡単な説明】

第１図は本発明の原理に従って構成された負荷抵抗制御
回路のブロック線図、第２図は本発明の原理に従って構
成された負荷白熱電球のフィラメント温度制御回路の第
１の好ましい実施例を示す略回路図、第２ａ−２ｆ図は
第２図の回路における種々の点の波形をその四路中で用
いられるであろう比較的高い抵抗値、通常の抵抗値及び
比較的低い抵抗値を有する白熱電球のフィラメント抵抗
について描いたグラフ、第５〜３１９図はそれぞれ各サ
ンプル時間において特定のまたは可変の時間幅を有する
出力パルスを発生するためのアナログ不連続サンプリン
グ抵抗比較ＲＲを示すブロック線図、第４図は白熱電球
のフィラメント温度制御回路の別の好ましい実施例を示
す略回路図、第４ａ〜４ｆ図は第２図の回路中の波形を
回路動作において考えられる抵抗条件及び高抵抗条件を
描いたグラフ、第５ａ及び５ｂ図は本発明の幾つかの原
理を理解する便宜上においである程度−膜化したアナロ
グ比較回路及びディジタル比較回路を示す回路図、第５
ｃ図は負荷抵抗制御用ディジタル回路の更に別の実施例
を示す回路図である。 ’１Ｆ出［ｊ人　　　ゼネラル・エレクトリック・カン
パニイ代　　理　　人　　　新　　実　　健　　部ＦＩ
Ｇ、　５゜ ＦＩＧ、　　５ｂ 手続補正書 昭和５８年７　月１４日 、■、小事件表示　昭和５８年特許願第９６８６０号２
、発明の名称　　負荷抵抗制御回路 ３、補正をする者 事イ′１との関係　　　特許出願人 民　名（名　称）　　　　ゼネラル愉エレクトリック・
カンパニイ４、代理人　　　　〒６０４ ６、補正により増加する発明の数 ７、補正の対象　　明ＭＪ＠全文

Claims (1)

1. 【特許請求の範囲】 （１）電源から電気エネルギーを受は取る負荷の抵抗値
   を制御するための回路であって、 前記電源と前記負荷との＠に接続され、制御信号に応答
   して前記負荷に流れる電流を変化させるだめの手段と、 前記負荷の端子電圧を監視するために第１の信号を提供
   するための手段と、 前記負荷に流れる電流を監視するだめに第２の信号を提
   供するための手段と、 前記第１及び第２の信号、並びに第１及び第２の基準信
   号を受取って前記第１信号の大きさが前記第１基準信号
   の大きさを上回った時点を、前記第２信号の大きさが前
   記第２基準信号の大きさを上回った時点に関して指示す
   る特性を有１Ｐ〜弘郊１φｉ町トＶや段、及び 前記比較手段の出力信号に応答して前記制御信号を発生
   することにより前記負荷抵抗の値を実質上一定な所定の
   値に維持するだめの手段を備えたことを特徴とする負荷
   抵抗制御回路。 （２）　　前記比較手段が前記第１信号を受入れる第１
   入力端子、及び前記第１基準信号を受入れる第２入力端
   、子を有する第１コンパレータを含み、前記第１コンパ
   レータは前記第１信号の大きさが前記第１基準信号の大
   きさを上回ったときにその状態を変化する出力を有する
   ものであることを特徴とする特許請求の範囲第（１，）
   項記載の回路。 （３）前記比較手段が更に前記第２信号を受入れる第１
   入力端子と、前記第２基準信号を受入れる第２入力端子
   、及び前記第２信号の大きさが前記第２基準信号の大き
   さを上回ったときにその状幅を変化する出力を有する第
   ２コンパレータを含むものであることを特徴とする特許
   請求の範囲第（２）項記載の回路。 （４）前記第１及び第２の基準信号が同一の基準信号か
   らなることを特徴とする特許請求の範囲第（３１項記載
   の回路。 ｔ５ｒ　　ｍＪ記比較手段が更に、そｎら前記第１及び
   第２のコンパレータ出力の関連する１つに結合、さ扛た
   第１及び第２の入力を有することにより前記第１及び第
   ２のコンパレータ出力の状態の変化が実質上同時に生じ
   たとき、前記比較手段の出力信号を実質上一定レベルと
   して提供するための論理手段を含むことを特徴とする特
   許請求の範囲第（３１項記載の回路。 （６）゛前記負荷抵抗制御回路が更に前記第１コンパレ
   ータ出力における状態変化に応答して前記論理手段の第
   １入力端子に所定の時間幅のパルスを発生するための単
   安定マルチパイプレール手段を備えたことを特徴とする
   特許請求の範囲第１５１項記載の回路。 （７）　　前記論理手段が、各々第１及び第２の入力並
   びに１つの出力を有する第１及び第２のＮＡＮｌ）ゲー
   トを含み、前記第１及び第２のＮＡＮＩＪゲートにおけ
   る各第１入力が前記論理手段の第ＮＤゲートの第２人力
   が前記論理手段の第２人力に結合されてなる複Ｎ　Ａ　
   Ｎ　ｌ）ゲート回路と、前記論理手段の第２人力及び前
   記第２ＮＡＮＤゲ、−トの第２人力の間に結合さ汎た反
   転手段、並びに前記二つのＮＡＮＤゲートの出力に結合
   さｎており、前記第ｉ及び第２のＮ　Ａ　Ｎ　１）ゲー
   ト出力の一方において状態変化が生じたとき異なったｖ
   Ｆ性のパルスを提供するための手段を含むことを特徴と
   する特許請求の範囲第（５）項記載の回路。 （８）前記制御信号提供手段が前記論理手段からのパル
   スを受取って、前記負荷抵抗の大きさに応じた大きさの
   電圧を発生するための積分素イを含むものであることを
   特徴とする特許請求の範囲第（７１項記載の回路。 （９）前記制御信号提供手段が、前記比較手段からの出
   力信号を積分するための手段、及び前記積　　　”。 分された比較手段の出力信号を前記制御信号に変換する
   ための手段を含むものであることを特徴とする特許請求
   の範囲第（１）項記載の回路。 α０）前記積分手段が前記比較手段の出力信号の特性変
   化に応答した端子電圧を有する積分用ギヤパシタンスを
   含むものであることを特徴とする特許請求の範囲第（９
   ）項記載の回路。 ＧＵ　　ＭｉＪ記変換手段がセット入力とリセット入力
   、及び前記セット入力と前記リセット入力にのみそれぞ
   れ供給された信号に応答して第１及び第２の状態のいず
   れかとなる制御可能な出力を有するラッチと、前記負荷
   を流扛る電流が所定の大きさに達したときセット入力信
   号を発生するだめの手段、及び直前のセット入力信号が
   発生した後の時点において、前記積分手段の電圧の大き
   さに応じてリセット入力信号を提供するための手段を含
   むものであることを特徴とする特許請求の範囲第００１
   項記載の回路。 ０２）前記リセット信号提供手段が、各セット入力信号
   の発生時に開始される電圧う２ンプ波形を提供するため
   の手段、並びに前記積分手段の電圧及び自ｉＪ記ランプ
   波形を受は入社て直前のセット入力信号が発生した後に
   、前記ランプ波形電圧が前記積分手段の電圧の大きさま
   で上昇したとき、前記リセット信号を発生するだめのコ
   ンパレータを含むものであることを特徴とする特許請求
   の範囲第０１１項記載の回路。 （１３）前記負荷抵抗制御回路が更にリセット信号が発
   生した後であって、次のセット入力信号が受は取られる
   までの前記ランプ波形を初期値までリセットするための
   手段を備えたことを特徴とする特許請求の範囲第ｔ１２
   １項記載の回路。 （１４１前記電源がＡＣ電源であり、前記セット入力信
   号提供手段が前記電源の波形における選択されたゼロ交
   差点に゛おいてセット入力信号を提供するための手段を
   含むことを特徴とする特￥［請求の範囲第００）項記載
   の回路。 （Ｉ５）　　前記負荷抵抗制御回路が更に前記積分され
   た電圧を前記電源電圧の突然の変化に応答した速度上昇
   に応じて変化させるための比率供給見込手段を備えたこ
   とを特徴とする特許請求の範囲第（１０）項記載の回路
   。 σ６）前記積分手段が第１及び第２の直列接続さ扛た積
   分コンデンサを含んでいると共に、前記比率供給見込手
   段が前記電源と前記直列接続された積分コンデンサの節
   点との間に接続されたことにより１．前記積分コンデン
   サの一方における瞬時電圧を前記突然の電源電圧変化に
   応答した比較手段の出力変化に従って上昇した他方のコ
   ンデンサにおける電圧変化の方向とは逆方向に変化させ
   るための手段を含むものであることを特徴とする特許請
   求の範囲第（１５１項記載の回路。 （Ｉｎ　　前記負荷抵抗制御回路が更に、前記比較手段
   に接続されたことにより前記負荷抵抗が実質上所定の値
   となったとき、前記負荷電流が逆方向−に変動すること
   を阻止するに足る履歴量を導入するための手段を備えた
   ことを特徴とする特許請求の範囲第（１）項記載の回路
   。 （１８＋　　前記比較手段Ｏ出力信号が、前記負荷抵抗
   の大きさが前記所定の値から□゛逸−脱したことに応答
   して第１及び第２の方向のいずれかにおいて生ずる少な
   くとも１つのパルスを含んでいると共に、前記制御信号
   提供手段が前記比較手段の出力パルス数をカウントする
   にあたシ、第１及び第２−の互いに逆極性のパルスに対
   しそれぞれ増ｊＸＩ　及ヒＭ少カウントするためのアッ
   プ／ダウンカウンタ手段と、クロック信号を提供するた
   めの手段と、周期的に初期カウント値までリセットする
   ことにより各リセット後においてクロックパルス数をカ
   ウントするためのカウンタ手段、及び前記アップ／ダウ
   ンカウンタ手段及び前記カウンタ手段におけるカウント
   値を比較することにより周期的な出力信号の列を提供し
   、各出力信号が前記カウンタ手段のリセットによって実
   質的に開始すると共に、前記カウンタ手段のカウントが
   前記アップ／ダウンカウンタ手段のカウントと等しくな
   ったとき終了する時間幅を有するようにした比較手段を
   含むものであり、前記電流を変換させるだめの手段が前
   記周期的出力信号の各時間□幅に応答して前記負荷抵抗
   に流れる電流を変化させるものであることを特徴とする
   特許請求の範囲第（１）項記載の回路。 （１９１前記電源がＡＣ電源からなる負荷抵抗制御回路
   において前記カウンタ手段を前記電源の波形における所
   定のゼロ交差点においてリセットスるだめの手段を備え
   たことを特徴とする特許請求の範囲第（８）項記載の回
   路。 （２０１前記比較手段の出力信号が前記所定の値より大
   きいかまたはそれより小さい前記負荷抵抗に応答した第
   １及び第２の方向のいずれかにおける少なくとも１つの
   パルスを含むものであり、ｈ１１記制御信号提供手段が 入力信号として受は入れたパルスの数をアップ／ダウン
   信号の第１及び第２の状態に応答して増分法及び減分法
   のいずれか一方においてカウントするだめのアップ／ダ
   ウンカウンタ手段と、 前記比較手段の出力信号を受は入社て前記第２の信号の
   大きさが前記第２信号の大きさを上回る前及び後におい
   て、前記第１信号の大きさが前記第１基準信号の大きさ
   を上回ったことに対応して前記アップ／ダウン制御信号
   を第１及び第２の状態のいずれかＫするための手段と、
   前記発振手段の周期信号を受取ってＲｉＪ記比較手段の
   出力信号特性が変化する度ごとに前記アップ／ダウフカ
   久ンタ手段にクロック信号を提供するための手段と、 前記発振手段の信号をプリセットさｎた初期カウントか
   ら前記アップ／ダウンカウンタ手段のカウントまで一方
   向にカウントするための手段、及び 前記電流変化手段に、前記カウンタ手段が前記プリセッ
   トさｎた初期カウントからアンダーフロー状態及びオー
   バーフロー状態の一方までカウント丁ＳＬ要な時間幅を
   有する制御信号を提供するための手段を含むものであり
   、前記電流変化手段は受信さ扛た制御信号の時間幅に応
   答し、これによって前記負荷抵抗に流れる電流を調整で
   きるようにしたものである、ことを特徴とする特許請求
   の範囲第（１）項記載の回路。 （２１１前記負荷抵抗制御回路が更に前記アップ／ダラ
   ンカウンタ手段に結合されて、そのアップ／ダウンカウ
   ンタ手段のカウントが満たさｎたときに継続した増加カ
   ウントを阻止すると共に、−そのアップ／ダウンカウン
   タ手段が空になつ、たときの継続した減少カウントを阻
   止するための手段を備えたことを特徴とする特許請求の
   範囲第（２０１項記載の回路。 ＋２２１　　前記電源がＡＣ電源であシ、前記発振手段
   が前記電源の波形における選択されたゼロ交差点におい
   て伺勢されると共に、前記カウンタ手段が前記オーバー
   フロー及びアンダーフロー状態のいずれかに達したとき
   実質的に消勢されるようにしたことを特徴とする特許請
   求の範囲第（２０）項記載の回路。 ＋２３１　　前記負荷抵抗制御方法が、更に前記発振手
   段をゲート制御することによシ、それが発生する周期信
   号を前記比較手段の出、１力信号における特性父化の時
   間を与える前記アップ／ダウンカウンタ手段からのクロ
   ック信号として用いることを特徴とする特許請求の範囲
   第ｃ！ｏ項記載の回路。 ＋２４１　　電源からの電気エネルギーを受取る負荷抵
   抗を制御するための方法であって、 ａ）負荷端子電圧及び負荷電流を抜き取って、対応する
   第１及び第２の監視信号を提供する段階と、 ｂ）第１及び第２の基準信号を提供する段階と、Ｃ）負
   荷電圧に関する第１監視信号が前記第１基準信号を上回
   ったとき第１比較信号を提供する段階と、 ｄ）負荷電流に関する第２監視信号が前記第２基準信号
   を上回ったとき第２比較信号を提供する段階、及び ｅ）それぞれ第１及び第２の比較手段の信号の一方の持
   続時間よシ大きいか、またはそれよシ小さい持続時間を
   有する前記第１及び第２の比較信号の他方のものに応答
   して、互いにｉ！ｕｊｊｉ］ｅｆ６．Ｒ＠１１：＊２（
   ＤＪＩｍＯＺｆｔｌＪ−、、。 一方において負荷電流を変化させる段階、からなること
   を特徴とする負荷抵抗制御方法。 Ｃ２９前記第１及び第２基準信号提供段階（１））が前
   記第１及び第２の基準信号を互いに等しい値にセットす
   る操作を含むことを特徴とする特許請求の範囲第（２１
   項記載の方法。 翰　前記負荷電流を変化させる段階（ｅ）が充電素子に
   おいて、前記充電素子に電荷を加える操作と、前記第２
   比較信号の持続時間が前記第１比較信号の持続時間より
   長い場合において、前記充電素子から電荷を排出させる
   操作、及び前記充電素子の端子電圧に応答して負荷電流
   を変化させる操作を含むものであることを特徴とする特
   許請求の範囲第勾項記載の方法。 （２ｎ　　前記段階（＋ｅ）が更に最少負荷電流を確立
   する操作と、周期的なランプ波電圧を提供する操作と、
   前記充電素子の端子電圧を前記ランプ波電圧と比較する
   操作、及び前記ランプ波形の開始点から前駆充電素子の
   端子電圧及び前記そのランプ波電圧が実質的に等しくな
   った時点まで、前記負荷に流れる余分の１電流を確立す
   る操作を含むものであることを特徴とする特許請求の範
   囲第（イ）項記載の方法。 （２８）前記段階（ｅ）がそれぞれ前記第２比較信号の
   持続時間より長いか、まだはそれよりも短かい持続時間
   を有する前記第１比較信号に応答した第１及び第２の方
   向のいずれかに′おいて、前記第１及び第２の比較信号
   の持続時間の差をカウントする操作と、その後において
   前記二方向カウントのだめのカウンタにおけるカウント
   をｉｉＩ記双方向カウントのためのカウンタにおけるカ
   ウントまでプリセットする操作と、実質的に一定の第１
   負荷電流を提供する操作と、前記一方向カウントのため
   のカウンタをプリセット後において増加及び減−少方向
   のいずれか一方においてカウンタ手段させる操作、及び
   前記一方向カウントのためのカウンタがカウントを開始
   したときに開始すると共に、前記一方向カウントのため
   のカウンタがオーバーフロー及びアンダーフロー状態の
   いずれか一方に達したとき終了する余分の負荷電流を生
   成する操作を含むものであることを特徴とする特許請求
   の範囲第（２４１項記載の方法。