JPS58218212A - Variable gain amplifier - Google Patents
Variable gain amplifierInfo
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- JPS58218212A JPS58218212A JP10049082A JP10049082A JPS58218212A JP S58218212 A JPS58218212 A JP S58218212A JP 10049082 A JP10049082 A JP 10049082A JP 10049082 A JP10049082 A JP 10049082A JP S58218212 A JPS58218212 A JP S58218212A
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
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- Control Of Amplification And Gain Control (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、予め複数個の帰還回路を備えた増幅器におい
て、帰還回路に対して制御信号を印加し、帰還回路を各
々独立に導通又は遮唾させる事により、帰還定数を選択
する可変利得増幅器に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides an amplifier that is equipped with a plurality of feedback circuits in advance, in which a control signal is applied to the feedback circuits, and each of the feedback circuits is made conductive or blocked independently, thereby increasing the feedback constant. This relates to a variable gain amplifier that selects
第１図に、従来のこの種の可変利得増幅器を示す。第１
図において、それぞれ電源供給端子１及び２に正負２電
源（＋Ｂ、−Ｂ）が供給された演算増幅器３の反転入力
端子５と出力端子６との間り１３のエミッタ、コレクタ
にコレクタ、エミッタがそれぞれ接続された導電形式の
等しいトランなる
ジスタ１４ではスイッチ回路１７とを介して基準電位点
（接地点）９に接続される。トランジスタ１３及びトラ
ンジスタ１４のベースは制御端子７に接続されている。FIG. 1 shows a conventional variable gain amplifier of this type. 1st
In the figure, an emitter 13 between an inverting input terminal 5 and an output terminal 6 of an operational amplifier 3 to which two positive and negative power supplies (+B, -B) are supplied to power supply terminals 1 and 2, respectively, a collector to a collector, and an emitter to a collector. The connected transistors 14, which are transistors of the same conductivity type, are connected to a reference potential point (ground point) 9 via a switch circuit 17. The bases of transistor 13 and transistor 14 are connected to control terminal 7.
反転入力端子５はさらに抵抗１２とトランジスタ１５お
よびこのトランジスタ１５のエミッタ、コレクタにコレ
クタ、エミ、りがそれぞれ接続された導電形式の等しい
トランジスタ１６でなるスイッチ回路１８とを介して基
準電位点９に接続される。トランジスタ１５及びトラン
ジスタ１６のベースは制御端子８に接続されている。The inverting input terminal 5 is further connected to the reference potential point 9 via a resistor 12, a transistor 15, and a switch circuit 18 consisting of a transistor 16 of the same conductivity type, with the emitter and collector of the transistor 15 connected to the collector, emitter, and gate, respectively. Connected. The bases of transistor 15 and transistor 16 are connected to control terminal 8.
第１図に示す回路は、制御端子７及び制御端子８にコン
トロール信号を加える事によ勺、閉ループ利得を選択す
る事が可能な演算増幅器３の非反転入力端子４及び前記
出力端子６をそれぞれ入力。The circuit shown in FIG. 1 connects the non-inverting input terminal 4 and the output terminal 6 of an operational amplifier 3 to which the closed loop gain can be selected by applying a control signal to the control terminals 7 and 8, respectively. input.
出力とする可変利得増幅器として動作する。すなわち、
制御端子７及び前記制御端子８よシそれぞれトランジス
ター３および１４ならびにトランジスター５および１６
に対してこれらが導通状態となるに必要なベース電流を
供給すると、各トランジスタ１３，１４．１５および１
６は導通し、制御端子７及び制御端子８よシ、ペース電
流を供給しない場合には、各トランジスター３，１４．
１５および１６はカットオフ状態となる。従って、制御
端子７およびトランジスタ３．１４ならびに【
制御端子８及びトランジスタ１５．１６は、それぞれ独
立に演算増幅器３の閉ループ回路を導通及び開放状態と
するスイッチ回路１７ならびにスイ□
、子回路１８を構成する。It operates as a variable gain amplifier with output. That is,
The control terminal 7 and the control terminal 8 are connected to transistors 3 and 14 and transistors 5 and 16, respectively.
When the base current necessary for these transistors to become conductive is supplied, each transistor 13, 14, 15 and 1
6 is conductive, and when the control terminal 7 and the control terminal 8 do not supply pace current, each transistor 3, 14 .
15 and 16 are in the cutoff state. Therefore, the control terminal 7 and the transistor 3.14 as well as the control terminal 8 and the transistor 15.16 constitute a switch circuit 17, a switch □, and a child circuit 18, which independently conduct and open the closed loop circuit of the operational amplifier 3. do.
第１図に示される可変利得増幅器のスイッチ回路１７及
びスイッチ回路１８のスイッチ動作による閉ループ利得
１ｚｏｙとすると、Ｇｖは、各スイッチ回路１７．１８
の状態に応じて（１）式乃至（３）式で与えられる。ス
イッチ回路１７が導通状態、スイッチ回路１８が開放状
態のとき
但し、几１０：抵抗１０の
抵抗値、Ｒ１１１：抵抗１１
の抵抗値
スイッチ回路１７が開放状態、スイッチ回路１８が導通
状態のとき
但し、Ｒ１２：抵抗１２の
抵抗値
スイッチ回路１７及びスイッチ回路１８が共に導通状態
のとき
但し、Ｒ１１／／Ｒ１２：抵
抗１２の並列合成抵抗値
このように、二つのスイッチ回路１７．１８を制御する
ことにより利得全可変できるが、第１図に示す従来の回
路例においては、演算増幅器３の出力に生ずるオフセッ
トが大きくなるという欠点がある。第２図に、第１図の
従来回路のオフセットについて示す。Assuming that the closed loop gain due to the switch operation of the switch circuit 17 and the switch circuit 18 of the variable gain amplifier shown in FIG. 1 is 1zoy, Gv is
It is given by equations (1) to (3) depending on the state of . When the switch circuit 17 is in a conductive state and the switch circuit 18 is in an open state.However, when the switch circuit 17 is in an open state and the switch circuit 18 is in a conductive state, R12: Resistance value of resistor 12 When switch circuit 17 and switch circuit 18 are both in a conductive state. However, R11//R12: Parallel combined resistance value of resistor 12 By controlling the two switch circuits 17 and 18 in this way, Although the gain can be fully varied, the conventional circuit example shown in FIG. 1 has the disadvantage that the offset generated in the output of the operational amplifier 3 becomes large. FIG. 2 shows the offset of the conventional circuit shown in FIG.
第２図において、演算増幅器３の反転入力端子５と演算
増幅器の差動入力との間に入力オフセット電圧１９があ
ル、またスイッチ回路１７及び１８にはこれらを構成す
るトランジスタ１３．１４及びトランジスタ１５．１６
によって、それぞれ、オフセット電圧２０及びオフセッ
ト電圧２１が生ずる。第２図では、オフセット電圧１９
．２０および２１を等測的に電圧源で示しであるが、そ
の極性は任意となる。また、トランジスタ１３乃至１６
ではスイッチはスイッチ記号で示している。In FIG. 2, there is an input offset voltage 19 between the inverting input terminal 5 of the operational amplifier 3 and the differential input of the operational amplifier, and the switch circuits 17 and 18 have transistors 13, 14 and transistors constituting these. 15.16
, resulting in an offset voltage 20 and an offset voltage 21, respectively. In FIG. 2, the offset voltage 19
．． Although 20 and 21 are shown as isometric voltage sources, their polarity can be arbitrary. In addition, transistors 13 to 16
Switches are indicated by switch symbols.
オフセット電圧１９．２０および２１が第２図のように
示された増幅器３において、スイッチ回路１７のみが導
通状態の場合の演算増幅器３の出力に生ずるオフセット
電圧’ｔＶｏＢ６とすると、ＶＯ３６は（４）式で与え
られる。In the amplifier 3 where the offset voltages 19.20 and 21 are shown as shown in FIG. 2, if the offset voltage 'tVoB6 that occurs at the output of the operational amplifier 3 when only the switch circuit 17 is in a conductive state, VO36 is expressed as (4) It is given by Eq.
・・・・・・・・・ （４）
但し、ＶＯ８１９：オフセ
ット電圧１９の電圧値
ＶＯ８□０ニオ７セ、ト電
正値
また、スイッチ回路１８のみが導通状態の場合の出力オ
フセットをｖ０８６’ とすると、Ｖ。８６．は同様に
して（５）式で与えられる。...... (4) However, VO819: Voltage value of offset voltage 19 VO8 Then, V. 86. is similarly given by equation (5).
・・・・・・・・・ （５）
但し、ＶＯ８２１：オフセ
ット電圧２１の電圧値
（４）式及び（５）式よフ、それぞれの場合の入力換算
オフセット電圧は、それぞれＶＯ３１９＋ＶＯ３２Ｇ及
びＶＯ３１９＋■０８２１となる０ここで１オフセツト
電圧２０及びオフセット電圧２１は、それぞれ、スイツ
チング動作を行うトランジスター３，１４及びトランジ
スタ１５．１６がスイッチング動作時、すなわち、これ
らトランジスタの飽和時のコレクタ・エミッタ間電位差
Ｖｏｌ（ｓａｔ）で与えられるものであフ、演算増幅器
３の差動入力オフセット電圧１９に比較して著るしく大
きいレベルとなる。(5) However, according to equations (4) and (5), the voltage value of VO821: offset voltage 21, the input conversion offset voltage in each case is VO319+VO32G and VO319+■0821, respectively. Here, the offset voltage 20 and the offset voltage 21 are the collector-emitter potential difference Vol( sat), the level is significantly higher than the differential input offset voltage 19 of the operational amplifier 3.
すなわち、通常（６）式のような関係となる。In other words, the relationship as shown in equation (6) is usually established.
Ｖｌ ９＜＜Ｖ２０． Ｖ２１ ・−（６
）また、トラノジスタ１５乃至１６の個々のコレクタ〜
エミ、り間飽和電圧は、素子によりバラツキが多きく、
スイッチ回路１７．１８で利得全切換えた場合にスイッ
チ回路１７．１８で生ずるオフセットはスイッチ回路の
選択の仕方により大幅に□１ト□、。Vl 9<<V20. V21 ・-(6
) Also, the individual collectors of Toranogista 15 and 16 ~
The saturation voltage between the emitter and the rim varies widely depending on the element.
When the switch circuits 17 and 18 switch all the gains, the offset generated in the switch circuits 17 and 18 can vary greatly depending on how the switch circuits are selected.
変動する事となる。このた；トの都度、入力換算オフセ
ット電圧が変動ず といった不都合が生じた。″
本発明の目的は、利得を切換えた場合の入力換算オフセ
ット変動が少なく、且つその絶対値を小さくする事がで
きる可変利得増幅器を提供する事にある。It will change. This also caused the inconvenience that the input equivalent offset voltage did not fluctuate each time. ``An object of the present invention is to provide a variable gain amplifier that has little input-referred offset fluctuation when switching the gain and can reduce its absolute value.
本発明による増幅器は、利得を変化するためのスイッチ
回路をバッファ回路で構成したことを特徴とし、以下図
面により詳細に説明する。The amplifier according to the present invention is characterized in that the switch circuit for changing the gain is constituted by a buffer circuit, and will be explained in detail below with reference to the drawings.
第３図に本発明の一実施例による増幅器を示す。FIG. 3 shows an amplifier according to an embodiment of the present invention.
Ｍ３図において、演算増幅器３０反転入力端子５に接続
される抵抗１１及び抵抗１２の他端には、それぞれ基準
電位点９との間に差動入力形式のバッファ回路２２及び
２３が接続されている。バ。In diagram M3, differential input type buffer circuits 22 and 23 are connected to the reference potential point 9 at the other ends of the resistor 11 and the resistor 12 connected to the inverting input terminal 5 of the operational amplifier 30, respectively. . Ba.
ファ回路２２および２３の各入力基準電位点９に接続さ
れ、各出力は抵抗１１および１２に接続されている。制
御端子７および８は、それぞれバ。It is connected to each input reference potential point 9 of the amplifier circuits 22 and 23, and each output is connected to resistors 11 and 12. Control terminals 7 and 8 are respectively bar.
７ア回路２２および２３へ接続されており、制御′：１
端子７，８にコントロール信号を加える事によってバッ
ファー回路２２．２３をオン、オフ状態に１１、Ｑｌ、
。7 is connected to the circuits 22 and 23, and by applying a control signal to the control terminals 7 and 8, the buffer circuits 22 and 23 are turned on and off.
.
させて演算増幅器ｉの閉ループ利得を変える事が・・□
゛。To change the closed loop gain of operational amplifier i...□
゛.
できる。すなわち、ｉ算増幅器３の閉ループ利得Ｇｖは
、バッファー回路２２がオンでバッファー回路２３がオ
フ状態の時は削代（１）で、バッファー回路２２がオフ
で、バッファー回路２３がオン状態の時は削代（２）で
、またバッファー回路２２及び２３が共にオン状態の時
は削代（３）でそれぞれ与えられる。can. In other words, the closed-loop gain Gv of the i-arithmetic amplifier 3 is the reduction margin (1) when the buffer circuit 22 is on and the buffer circuit 23 is off, and is 1 when the buffer circuit 22 is off and the buffer circuit 23 is on. The cutting allowance is given by the cutting allowance (2), and the cutting allowance is given by the cutting allowance (3) when both the buffer circuits 22 and 23 are in the on state.
第３図で示した増幅器における入力換算オフセット屯圧
は、演算増幅器３の差動入力オフセット電圧Ｖｏｓ ａ
、及び制御端子７．８からのコントロール信号により演
算増幅器３の帰還回路を導通又は開校するスイッチ回路
を構成するバッファー回路２２及び２３のそれぞれのオ
フセット電圧ＶＯ３２２及びＶｏ ８２３によフ、バッ
ファ回路２２のみオン体感のときＶＯ３３”ＶＯ３２２
で、バッファ回路２３のみＯＮ状態のときｓ ｖｏｓａ
＋ｖｏｓ２ａ でそれぞれ与えられる。ここで、バッ
ファー回路２２及び２３のオフセット電圧Ｖ。８２２お
よび■。８□３は、バッファー回路の差動入力オフセッ
ト電圧で与えられるため、第１図に示す従来回路例にお
けるスイッチ回路１７及び１８で生ずるオフセット電圧
Ｖ。８２０及びＶＯ３２１に比して、著しく小さくする
事ができる。すなわち、利得を切換えるスイッチ回路に
生ずるオフセット電圧に関して（７）式の関係が成夛立
つ。The input equivalent offset pressure in the amplifier shown in FIG. 3 is the differential input offset voltage Vos a of the operational amplifier 3.
, and the offset voltages VO322 and Vo823 of the buffer circuits 22 and 23, which constitute a switch circuit that conducts or opens the feedback circuit of the operational amplifier 3 according to the control signal from the control terminal 7.8, are applied only to the buffer circuit 22. VO33" VO322 when on experience
Then, when only the buffer circuit 23 is in the ON state, s vosa
+vos2a, respectively. Here, the offset voltage V of the buffer circuits 22 and 23. 822 and ■. Since 8□3 is given by the differential input offset voltage of the buffer circuit, it is the offset voltage V generated in the switch circuits 17 and 18 in the conventional circuit example shown in FIG. It can be made significantly smaller than 820 and VO321. That is, the relationship expressed by equation (7) holds true regarding the offset voltage generated in the switch circuit that switches the gain.
ＶＯ３２２，ＶＯ３２３＜＜ＶＯ３２Ｇ、Ｖｏｓｚｌ・
・・・・・・・・ （７）
従って、演算増幅器３の久方換算オフセット電圧に関し
、同様に、（８）式及び（９）式の関係が成シ立っ。VO322, VO323<<VO32G, Voszl・
(7) Therefore, regarding the Kugata-equivalent offset voltage of the operational amplifier 3, the relationships of equations (8) and (9) also hold true.
ＶＯ３３＋ＶＯ３２２，Ｖｏｓａ”Ｖｏｓ２ａ＜＜Ｖｏ
ａｘｓ十ＶＯ３２０，ＶＯ３１９＋ＶＯ３２１°°°叫
°°（８）Ｖｏｓ３”Ｖｏｓｌｏ ・−（
９）また、バッファ回路２２および２３が差動形式とな
っているので、これらバッファ回路２２．−２３のそれ
ぞれのオフセット電圧レベル相互ｉｔ−抑える事ができ
る。つまり、増幅器３の利得を切換えた場合の入力換算
オフセットの変動を従来の場合よル小さくする事ができ
る。VO33+VO322,Vosa"Vos2a<<Vo
axs ten VO320, VO319+VO321°°°scream°°(8) Vos3”Voslo ・-(
9) Furthermore, since the buffer circuits 22 and 23 are of a differential type, these buffer circuits 22. -23 offset voltage levels can be mutually suppressed. In other words, the variation in the input conversion offset when the gain of the amplifier 3 is changed can be made smaller than in the conventional case.
以上述べた様に、本発明によれば、閉ループ利得切換手
段のために生ずるオフセットを従来よシ大幅に小さくす
ることができ、しかもそれぞれの利得切換時の入力換算
オフセット電圧レベル変動を小さくする事が可能となる
。As described above, according to the present invention, it is possible to significantly reduce the offset caused by the closed-loop gain switching means compared to the conventional method, and furthermore, it is possible to reduce the fluctuation in the input-referred offset voltage level at the time of each gain switching. becomes possible.
第４図に第３図におけるバッファ回路２２．２３を具体
回路で示した本発明の具体回路例を示す。FIG. 4 shows a concrete circuit example of the present invention in which the buffer circuits 22 and 23 in FIG. 3 are illustrated as concrete circuits.
バッファ回路２２（２３）は、差動増幅器を構成するト
ランジスタ２４．２５（３０，３１）を有し、一方のト
ランジスタ２４（３０）のＲ−スが入力となって基準電
位点９へ接続されている。トランジスタ２６（３２）は
マルチコレクタ形であり、一つのコレクタがべ−スに接
続されてトランジスタ２４．２５（３０，３１）の差動
増幅器の能動負荷となる。トランジスタ２５（３１）の
コレクタ出力はエミッタホロワ形式のトランジスタ２７
（３３）へ入力される。トランジスタ２７（３３）の出
力は抵抗１１（１２５に接続されると共にト１１゜
ランジスタ２５ ＜、 ３１ ）Ｂ”ペースへ接続され
、全帰還構成となる。トランジスタ２８および２９（３
４および３５）は、キれぞれ差動増幅器の電流源および
トランジスタ２７（３３）の電流源負荷全構成し、これ
らのベースは制御端子７（８）へ接続される。したがっ
て、制御端子７（８）に７１イレベル制御信号が入力さ
れてないときは、トランジスタ２８．２９（３４，３５
）はオフ状態となシ、バッファ回路２２（３４）もオフ
状態となる。The buffer circuit 22 (23) has transistors 24, 25 (30, 31) constituting a differential amplifier, and the RS of one transistor 24 (30) serves as an input and is connected to the reference potential point 9. ing. Transistor 26 (32) is of multi-collector type, with one collector connected to the base and serving as an active load for the differential amplifier of transistors 24, 25 (30, 31). The collector output of the transistor 25 (31) is an emitter follower type transistor 27.
(33). The output of the transistor 27 (33) is connected to the resistor 11 (125) and to the transistor 11° transistor 25 (31)B'' pace, resulting in a full feedback configuration.
4 and 35) constitute the current source of the differential amplifier and the current source load of the transistor 27 (33), respectively, and their bases are connected to the control terminal 7 (8). Therefore, when the 71 level control signal is not input to the control terminal 7 (8), the transistors 28, 29 (34, 35
) is in an off state, and the buffer circuit 22 (34) is also in an off state.
以上、本発明につさ、第３図及び第４図において、演算
増幅器３の反転入力端子５と基準電位点９との間に接続
される２端子回路３７．３８ならびに演算増幅器３の反
転入力端子５と出力端子６との間に接続される２端子回
路３６をそれぞれ抵抗とした場合について説明したが、
例えば第５図の如く、２端子回路３７を抵抗４１とコン
デンサ４２の直列回路、２端子回路３６を抵抗３９とコ
ンデンサ４０の並列回路等で構成しても何ら支障をきた
す事はなく、他の回路構成でもよい。また、±発明を半
導体竺）積回路によシ実施すれば、更に効果的である。As described above, in accordance with the present invention, in FIGS. 3 and 4, the two-terminal circuit 37 and 38 connected between the inverting input terminal 5 of the operational amplifier 3 and the reference potential point 9, and the inverting input of the operational amplifier 3 Although the case where the two-terminal circuit 36 connected between the terminal 5 and the output terminal 6 is each resistor has been explained,
For example, as shown in FIG. 5, even if the two-terminal circuit 37 is configured with a series circuit of a resistor 41 and a capacitor 42, and the two-terminal circuit 36 is configured with a parallel circuit of a resistor 39 and a capacitor 40, etc., there will be no problem and other It may be a circuit configuration. Moreover, it will be even more effective if the invention is implemented in a semiconductor integrated circuit.
さちに、帰還回路ｖｆ−１回路によシ′１１
実現した場合や３回路以上を接続して利得切換を増やし
ても、同様の効果が得られることは明白である。It is clear that the same effect can be obtained even if the feedback circuit vf-1 circuit is implemented or if three or more circuits are connected to increase the number of gain switches.
第１図は従来例を示す回路図であり、第２図はオフセッ
ト電圧に関する第１図の等価回路図を示す。箱３１区は
本発明の一実施例を示す回路図でち力、第４図は第３図
の一実施例を更に具体化した回路図を示す。第５図は本
発明の他の実施例を示す回路図である。
１．２・・・・・・電源供給端子、３・・・・・・演算
増幅器、４・・・・・・非反転入力端子、５・・・・・
・反転入力端子、６・・・・・・出力端子、７．８・・
・・・・制御端子、９・・・・・・基準電位点、１０〜
１２，３９．４１・・・・・・抵抗、１３〜１６．２４
〜３５・・・・・・トランジスタ、１７〜１８・・・・
・・スイッチ回路、１９〜２１・・・・・・オフセット
電圧、２２，２３・・・・・・バッファー回路、３６〜
３８・・・・・・２端子回路、４０．４２・・・・・・
コンデンサ。FIG. 1 is a circuit diagram showing a conventional example, and FIG. 2 is an equivalent circuit diagram of FIG. 1 regarding offset voltage. Box 31 shows a circuit diagram showing one embodiment of the present invention, and FIG. 4 shows a circuit diagram further embodying the embodiment of FIG. 3. FIG. 5 is a circuit diagram showing another embodiment of the present invention. 1.2...Power supply terminal, 3...Operation amplifier, 4...Non-inverting input terminal, 5...
・Inverting input terminal, 6... Output terminal, 7.8...
...Control terminal, 9...Reference potential point, 10~
12, 39.41...Resistance, 13-16.24
~35...Transistor, 17-18...
...Switch circuit, 19-21...Offset voltage, 22, 23...Buffer circuit, 36-
38...2 terminal circuit, 40.42...
capacitor.
Claims (1)
の２端子回路及びスイッチ回路を有する少くとも１つの
直列接続回路と、前記帰還端子と前記増幅器の出力端子
との間に接続された第２の２端子回路とを備えた可変利
得増幅器において、前記スイッチ回路が差動入力形式の
バ、ファ回路、で構成されている事を特徴とする可変利
得増幅器。A first terminal connected between the feedback terminal of the amplifier and the reference potential point.
and a second two-terminal circuit connected between the feedback terminal and the output terminal of the amplifier. A variable gain amplifier characterized in that the switch circuit is composed of a differential input type buffer circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10049082A JPS58218212A (en) | 1982-06-11 | 1982-06-11 | Variable gain amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10049082A JPS58218212A (en) | 1982-06-11 | 1982-06-11 | Variable gain amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58218212A true JPS58218212A (en) | 1983-12-19 |
| JPH0226802B2 JPH0226802B2 (en) | 1990-06-13 |
Family
ID=14275371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10049082A Granted JPS58218212A (en) | 1982-06-11 | 1982-06-11 | Variable gain amplifier |
Country Status (1)
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| JP (1) | JPS58218212A (en) |
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| JPS5693408A (en) * | 1979-12-27 | 1981-07-29 | Nec Corp | Variable gain amplifier |
| JPS56136032A (en) * | 1980-03-26 | 1981-10-23 | Hitachi Ltd | Analog switch circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1643637A1 (en) * | 2004-09-29 | 2006-04-05 | Mitsumi Electric Co., Ltd. | Amplifier circuit with gain control |
| US7345546B2 (en) | 2004-09-29 | 2008-03-18 | Mitsumi Electric Co., Ltd. | Amplifier circuit and input circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226802B2 (en) | 1990-06-13 |
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