JPS5820881A - 電子判別システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子判別システムに関する。特定の人物を認識
し判別するこの種のシステムは、種々の分野で応用され
ている。特に、ドアの開放、タイムコントロール及びコ
ピー機器のような複数の人間に使われる機器の制御にこ
の種の判別システムが使用され、或いはクレジットカー
ドによる紙幣の引出しにも使用されている。

通常使われているタイプの判別システムは携帯部を有し
、この携帯部は判別コードを記憶し、判別されるべき人
間が携帯するクレジットカードあるいは・バッジの形態
をしている（米国特許第３．６３７．９９４号参照）。

判別コードは孔によるか、或いは磁気テープによってバ
ッジに記憶されている。しかし、この種のバッジの使用
には数多くの不都合があり、例えば、大型で簡単に破損
する。孔をあけたバッジや場合、判別コードは比較的簡
単に識別できる。判、別コードの媒体が磁気テープの場
合、磁気テープはキズ或いは磁気の影響で使用不能にな
る。更に、このようなタイプのバッジの読み出しに使わ
れる装置は必然的に複雑であり、判別コード読み出しの
ためにバッジの移動させる機械式の駆動システムを特別
に設けなければならない。その結果、読み出し装置の製
作費は高くなるという欠点がある。

別の判別システムでは、携帯部が電子キーとなっている
。この電子キーは従来のキーに類似しているが、判別コ
ードの記憶手段を有する。この判別コードは、電子回路
から成る読出システムによって検出或いは識別される（
米国特許第４０３８．６３７号参照）。

フランス特許第２，３６３，８３７号では、プログラム
可能なキーシステムが開示されている。このシステムで
は、判別コードは電子キーに設けたシフトレジスタ内に
記憶されている。電子キー内のデータ或いはコードは、
電子錠に設けたクロックからのパルスで読み取られる。

このようにして得られたコードは電子錠内圧記憶された
コードと比　　　　　１較され、両コードが一致すれば
、例えば、ラッチの開放その他の必要な動作を行わせる
。

しかし、このシステムでは、電子キーが複製される危険
率が高く、この種の装置に慣れた技術者は、判別コード
を決定するシフトレジスタの内容を比較的簡単に読み出
すことが可能である。

したがって、本発明の目的は、従来の欠点を有しない判
別システムを提供することであり、電子キー内に設けた
シフトレジスタの内容を単に読み出しても、判別コード
は認識できないという特徴がある。

本発明の他の目的は、読出し過程で記憶回路の内容が１
回又はそれ以上変更し、したがって、複製が極めて困難
な電子判別システムの提供にある。

本発明による電子判別システムは、電子判別コードを有
する予めプログラミングされた受動記憶部を有し、この
記憶部は、例えば、パラレル・シリアル・シフトレジス
タから構成できる読出可能記憶回路に接続している。本
システムは、更に、携帯部或いは電子キーと接続可能の
固定部或いは読取部を有している。この読取部は電源と
、！子判別コードを前記携帯部の記憶部に記憶させるた
めのパルスを供給する電子手段と、携帯部の記憶部の内
容を読み出して読取部の配憶回路に移すための電子手段
と、前記読取部で予めプログラムされたコードと比較す
るための手段とを有する。本発明によれば、携帯部の記
憶回路はそれ自身ループしている。携帯部の記憶回路の
内容を読み出すための手段は、この記憶回路のビット数
と倍数だけ異る所定数のクロックパルスを発生し、読出
動作毎に記憶部の内容の順列を変える。上記所定数のク
ロックパルスを出力した後にのみ、携帯部の記憶回路の
内容を読取部の記憶回路へ移すことが出来ないように、
論理ゲートを携帯部に設ける。

このように、携帯部の記憶回路（以下、単にメモリとす
る場合がある）のピット数に等しい続出パルス数によっ
て、ビット毎に直列信号を読取部のメモリに転送するだ
けで、携帯部のメモリの内容は読み出すことができない
。逆に１携帯部のメモリ内容を読み出す前に、メモリ内
容の変更を行う。

このように、電子錠のみが順列設定数の結果を知ってい
るので、本発明の判別システムの安全性は非常に高い。

この発明に好ましい実施例では、読取部は、読出回路か
らのクロックパルスの設定数を計数するためのクロック
変調回路を有する。このクロック変調回路は２判別コー
ドのビット数に等しい続出パルス（或いはクロックパル
ス）数を追加出力できるように、続出停止回路に接続し
ている。

携帯部は、更に、読取装置（固定部）からの所定数の連
続クロックパルスを計数するための手段、及び輪環ゲー
トを有する。この手段及びゲートは。

直前に指定された順列を作成する上述の所定数のクロッ
クパルスを出方した後にのみ、携帯部のメモリの内容を
読取装置（固定部）のメモリへ転送できるようＫするた
めのものである。

変形例として、携帯部のメモリの出方及びクロック変調
回路の出方信号を営ける論、環ゲートを読出装置（固定
部）に設けてもよい。この簡単な変形例からも上述の例
と同じ結果を得ることができる。

読取部（固定部或いは電子錠）Ｋ設けたローディング・
パルス発生手段はローディング回路を有し、このローデ
ィング回路は、クロックパルスを受けてローディング・
パルスを出力するＮＡＮＤゲートに接続したマスタース
レーブ・ダブル・ノリツブフロップを有することが望ま
しい。

携帯部のシフトレジスタの内容を読み取るｉ的で固定部
に設けた手段は、ＮＡＮＤゲートに接続したマスタース
レーブ・ダブル・フリップフロップを含む続出回路を有
し％ＮＡＮＤゲートは、上述のパルスを受け、ローディ
ング・パルスを出方する手段の出力端に接続している。

このように、続出回路は、豐−ディング・パルスが転送
されるとトリガされ、一連のパルスを出方する。この出
力パルスは、シリアル・パラレル・シフトレジスタに記
憶されているデータの直列続出に続いて、携帯部のシフ
トレジスタめ内容の順列変更を行う。

順列変更後、続出停止回路は、続出パルス数を。

携帯部のシフトレジスタ内のビット数に限定する。

この読出停止回路はパルス・カウンタを有し、このカウ
ンタは、順列変更後に計数されるパルス数がシフトレジ
スタのビット数に等しい場合、即ち、携帯部のシフトレ
ジスタの内容が一部読み出されると、読出回路からの読
出パルスを受ける。

携帯部の記憶回路は複数のスイッチを有し、このスイッ
チは１例えば、ヒユーズ或いは切断可能な接続線等によ
って構成され、その、スイッチ位置によって電子判別コ
ードを決める。携帯部のシフトレジスタの各７リツプフ
ロツプは複数のスイッチの１個に接続し、そのスイッチ
位置は、一方の入力端にローディング・パルスが印加さ
れる２個のＮＡＮＤゲートを介してフリップ７０ツブの
状態を制御する。この２個のＮＡＮＤゲートの内、第１
ＮＡＮＤゲートは、他の入力端を介し１ｓＪ＝記スイツ
チに接続し、第２ＮＡＮＤゲートは他の入力端で、第１
　ＮＡＮＤゲートからの出力を受ける。

したがって、ローディング・パルスが、２個のＮＡＮＤ
ゲートの入力端の１個に印加されると、接続されている
スイッチの状態に対応する状態になる。その結果、多数
のスイッチの位置によって最初に決定された判別コード
は、ローディング・パルスの作用で、シフトレジスタの
７リツプフロノブに転送される。

更に、本発明に係る実施例では％読取部（固定部）内に
、連続テスト可能回路を有する。この回路は一連の７リ
ツプフロツプを有し、フリップフロップをゼロにリセッ
トするのは、読取部（固定部）に予めプログラムされた
コードと比較する手段による正の比較結果による。した
がって、アラームを動作させる前に、一連の７リツプ７
０ツブの数に等しい空テストが可能である。

電子キーを挿入する時と取シ外した後にシステムの７リ
ツプ７０ツブ全体をｒＯＪにリセットするための適当な
タイミング手段を設けてもよい。

図示例では、いわゆる負論理が使われている。

つまり、アース電位にはレベル「ｌ」、供給電圧にはレ
ベル「０」を対応させている。供給電圧はおよそ＋５ボ
ルトくらいで低く、使用者の危険を避けるため、電流は
数ミリアンペアに抑えられている。

特に、第１図及び第２図に示すように、本発明の判別シ
ステムは、第２図に示されている電子キー或いは携帯部
又は取シ換え可能部、及び第１図に示す電子錠或いは読
取装置（固定部）を有する。

電子キーは従来のキーの形態を有する。電子キーは、温
度や溶剤に対して強い抵抗力を持つ堅いグラスティック
材でできた２枚の板ではさまれたグラスファイバー等の
板で構成するのが望ましい。

電子キーは従来のタイプのバッジに比べて非常に強く、
磨耗も少なめ０ 電子キーはプラスティック材に埋め込まれた導電素子に
よって成る電子接点を有し、電子錠の役割をする読取装
置（固定部）に設けたバネで支えられたスチールボール
（図示せず）と接続する。

又、別の方法、例えば、光電子結合で接点を構成する方
法も考えられる。

第２図では、電子キー悼１．パラレル・シリアル・シフ
トレジスタ９を有し、このレジスタ９は、錠を介してア
ースに接続した１６個のスイッチ１０によって駆動され
る。スイッチｌＯの配置によシ判別コードのビット全体
が決定される。同、電子キーの主な端子だけを第２図に
示した。

第１図では１図示しない接続線により、電子キーの中で
接続する端子１１．１２は、システムのアースに接続さ
れるために使用される。端子しくｔａ）＃ｉ、スイッチ
装置１０に含まれるコードをレジスタ９に記憶するパル
スを受けるための端子である。Ｈ端子１１ｊ、シフトレ
ジスタ９に記憶されたデータを読み取る一連のパルスを
受けるための端子である。キーの中で図示しない接続線
によって結ばれた端子Ａ（１５及び１６）は、錠内に設
けた電源に接続するための端子である。出力端子５（１
７）はシフトレジスタ９の出力端子Ｑに接続している。

電子キー社受動回路であり、電源を有しない。

電子キーが錠に連結されない限り、シフトレジスタ９は
データも有すす、絖み取りを実行して本。

判別コードは供給されない。　　　　　　　　　　　　
　　　１第１図の電子錠はローディング回路１８を含み
、・その入力端は、電子キーが錠即ちシステムのアース
と接続したとき、端子１２と接続し、その出力端は端子
りにローディング・パルスを供給する。

父、ローディング回路１８の出力端は、接続線１９を介
して読取回路２００Å力に接続し、端子Ｈにクロック回
路２１かぢの一連のパルスを出力する。

読取回路２０の出力端は、接続線２０ａと２０ｂにより
、クロック変調回路１２２０入力に接続し、クロック変
調回路１２２の出力端は接続線１３５と１３９によって
、読取停止回路２３の入力端に接続している。シフトレ
ジスタ９の内容が一部読み堆られると、つまり、１６個
の読取パルスの全部が端子Ｈに現われると、クロックパ
ルスの出力を停止する読取停止パルスを端子Ｈに出力す
るために、読取停止回路の出力を接続線２４を介して読
取回路２０に戻す。

シフトレジスタ９の出力端Ｑに接続された端子Ｓは、７
フトレジスタ９内のデータを表わすシリアル信号を受け
る。端子Ｓは回路２５の入力端Ｅに接続している。回路
２５は、シリアル・パラレル変換を行い、更に、キーか
らのデータを、電子錠に設けたスイッチ２６のスイッチ
位置で決まる判別コードと比較する。

電子錠は、更に、連続テスト可能回路２７を含む。この
回路２７は、接続線２８によってアラーム装置に接続し
ている。アラーム装置は、連続した４回の判別失敗の後
作動する。キーの端子Ａに接続した回路２９は、電源を
＋５ボルトに安定させるためのものである。

第１ゼロ・リセット回路３０は、キーと錠が接続したと
き、電子キーのカウンタと７リツプフロツプをゼロにリ
セットする。

第２ゼロ鳴リセツト回路３１は、キーを外したとき、全
部の７リツプフロツプ及びカウンタをゼロにリセットし
、電源を切る。

ラッチコントロール回路３２は、回路２５で実行された
比較が正の場合に、信号を受ける。

次に、上述の回路の変形例について説明する。

ローディング回路１８は、第１フリツプフロツプ３３（
マスター）、第２７リツプフロツプ３４（スレーブ）に
よって構成されるマスタースレーブ・ダブル・フリップ
フロップである。２個の７リツプ７０ツブは従来の方法
で接続されている。

第２７リツプフロツプ３４は、クロック回路２１からの
クロック信号を入力端子Ｔで受ける。フリップフロップ
３４の出力端Ｑは、ＮＡＮＤゲート３５の一方の入力端
に接続し、ＮＡＮＤゲート３５の他の入力端子はクロッ
ク信号を受ける。

キーが錠に接続したとき、第１フリツプ７０ツブ３３の
入力端Ｔは、２個のタイマー３６．３７を介してシステ
ムのアースに接続し、端子１２を介して端子Ｔと接続す
る。この条件では、システムは負論理で効果的に作動す
る。

読取回路２０は、ローディング回路１８と同一タイプで
あり、ローディング回路１８と同様に接続シたダブル・
７リツプフロツプ（マスタースレーブ）３８．３９を有
する。第１フリツプ７０ツブ３８の入力端↑は接続線１
９を介してローディング・パルスを受ける。ローディン
グ回路１８のＮＡＮＤゲート３５と同様に、第２７リツ
プ７０ツブ３９の出力に接続したＮＡＮＤゲート４１は
、端子Ｈに一連のパルスを供給する。これらのパルスは
、後述するクロックパルス或いは読取パルスである。

ＮＯＲゲート１３７ａの出力端は、接続線１３９を介し
て読取停止回路２３に接続している。読取停止回路２３
は、カウンタ４２を含み、カウンタ４２の出力端ＱＡ、
　ＱＢ、　Ｑｃ、　ＱｏはＮＡＮＤゲート４２ａの入力
端に接続している。ゲート４２暑の出力端は単安定マル
チバイブレータ４３０入力端入に接続している。

ＮＡＮＤゲー）４１の出力パルス、或いは端子ＨＫ到達
し且つＮＯＲゲート１３７ａを介してカウンタ４２の入
力端Ｈに印加されたクロックパルスは１６まで計数され
る。このカウント数１６は、図示の例では、キーのシフ
トレジスタ９０ビツト数。

つまりスイッチ１０の数に対応する。上述のカラで ント数に達すると、単安定マルチバイブレータ４３の出
力端Ｑは信号を出力し、この信号は、接続＠２４を介し
て読取回路２０の第１フリツプフロツプ３８の駆動入力
端ｉに印加される。この場合、回路２０は第１フリツプ
フロツプ３８をゼロにリセットするので、回路２０から
の読取パルスの出力を停止する。

このように、シフトレジスタ９０ビット全体を読み取る
。

端子８に現れ、レジスタ９の内容を表わすシリアル信号
Ｆｉ、シリアル・パラレル変換器２５の入力端Ｅに供給
される。シリアル・パラレル変換器２５１ｄ２個のシリ
アル・パラレルΦシフトレジスタ４５ａ、４５ｂ及び比
較器２５を有する。２個のレジスタ４５ａ、４５ｂ内で
のシリアル・パラレル変換を、シフトレジスタ９の読皐
９と同期させるため、クロックパルス或いは読取パルス
は。

接続線４６ａ及び４６ｂ、更にＮＯＲゲート１３７ａの
出力端に接続したインバータ４６ｄを介し、レジスタ４
５ａ及び４５ｂの入力端Ｈに印加される。

電子錠で予めプログラムされた比較コードは、スイッチ
２６のスイッチ位置によって設定され、比較器内のシリ
アル・パラレル変換結果と比較される。比較器は直列に
接続された４個の比較器４７ａ、４７ｂ、４７ｃ、４７
ｄを有し、コレらの比較器は変換レジスタ４５ａ及び４
５ｂＫ接続すると共に、更に、４個毎にグループ分けさ
れたスイッチ２６に接続している。

比較結果が負か正かＫよって、最後段の比較器４７ｄか
らの比較結果は「０」か「１」の論理信号で表わされる
。接続線５１に現われるこの比較結果は、接続線６３と
５３を介して読取停止回路の出力信号を受ける７リツプ
７０ツブ５２の入力端子りに印加される。比較結果が正
のとき、フリップ７０ツブ５２の出力端Ｑから信号が出
力し。

接続＠５４及びアンプ５５を介して接続線５４によって
リレー５６に印加され、ラッチコントロール回路３２の
ストツチ５７を閉じる。

４時に、フリップフロップ５２の出力端Ｑから出た信号
は、接続線５８を通ってＮＡＮＤゲート５９に印加され
る。ＮＡＮＤゲート５９の出力端は。

インバータ５９ａを介して、縦続接続し九連続テスト可
能回路２７の３個の７リツプフロツプ６０゜６１．６２
のゼロ・リセット駆動入力端ａに接続し、アラーム２８
に接続している。第１フリツプフロツプ６０の入力端Ｔ
は、接続線６３を介し、読取停止回路２３の出力信号を
受ける。

比較結果が負の場合には、ゼＥ１信号が７リツプ７０ツ
ブ５２０入力端に現われるので、リレー５６は励磁され
ず、ラッチは開状態にならない。

しかし、ローディング命令が第１７リツグ７０ツブ６０
の入力端Ｔに作用して第１フリツグ７０ツブ６０の状態
が１ステップ進む。フリップフロップ６０，６１．６２
を縦続接続したために、連続テスト可能回路２７により
、アラーム２８がトリガされる前に４回のテスト失敗が
許される。

電源安定化回路２９は、電源に接続した入力端子６４を
有し、例えば＋５ボルトの電源は電子錠内に設けられる
が１図示していない。電子キーの対応する端子と接続す
る端子１５．１６は、コンデンサ６５及びダイオード６
６を介して接続している。

電子キーが電子錠と接続すると、電流が端子１５と１６
間に流れる。スイッチ６７社リレー６８の動作により閉
じるので、電流は実質上キー内には流れない。したがっ
て、キーが振動したとしても、電子錠の供給電源電圧は
変動することはない。

電子錠は、更に、第１ゼロ・リセット回路３０内に、単
安定マルチバイブレータ７０を有し％ＸＱの単安定マル
チバイブレータ７０Ｆｉ％接続線７１を介して入力端λ
でタイマー３６の出力信号を受ける。この場合、単安定
マルチバイブレータ７０け、接続４Ｉ７１に現われた信
号の立下り（即ち、キーを電子錠に接続した時）で動作
する。単安定マルチバイブレータ７０のｉ力端Ｑは、接
続線７２を介してＮＡＮＤゲート７３の一方の入力端に
接続している。ＮＡＮＤゲート７３の出力信号は。

インバータ７４及び接続線７５．　７６　ａ、　　７６
　ｂを介し、シリアル・パラレル変換器２５のレジスタ
４５ａ及び４５ｂを、ゼロにセットする。奉安　　　　
　１定マルチバイブレータ７０の出力端Ｑは、更に、Ｎ
ＡＮＤゲート７９の一方の入力端に接続し、ゲート７９
の他方の入力端は読取停止回路２３の出力信号を受ける
。ＮＡＮＤゲート７９の出力は、接続線７９ａを介して
カウンタ４２をゼロにリセットする。

キーを引き出して、読取りを終了した際にゼロ・リセッ
トする回路３１は、縦続接続した単安定マルチバイブレ
ータ８０と８１を有し、単安定マルチバイブレータ８０
の出力端Ｑは単安定マルチバイブレータ８１の入力端λ
と接続している。単安定マルチバイブレータ８０は、接
続線８２を介してその入力端子Ｂで、タイマー３７の出
力信号を受ける。このような接続によって、接続線８２
に現われる信号の立上り（即ち、キーを外した時）テ、
単安定マルチバイブレータ８０が動作する。

パルス幅の非常に小さいパルスを出力する第２単安定マ
ルチバイブレータ８１の出力端Ｑは、接続線８３を介し
てＮＡＮＤゲート７３の第２入力端に接続している。Ｎ
ＡＮＤゲート７３は、上述したように、シリアル・パラ
レル変換器２５をゼロにリセットする。キーが取シ外さ
れると、連続テスト可能回路２７の７リツプフロツプ６
０，６１゜６２をゼロにリセットするため、単安定マル
チバイブレータ８１の出力端４は、ＩＩ続線８４を介し
てＮＡＮＤゲート５９０入力端子の１っに接続している
。

キーを取り外すと、タイマー３７の出力端に接続した接
続線８２に現われた信号の立上り部分が、インバータ８
５を介してフリップフロップ８６０入力端Ｔに印加され
、フリップフロップ８６は。

その出力端Ｑに接続した増幅器８７を介して電源安定化
回路２９のリレー６８を駆動する。その結果、供給電源
は切られる。キーが錠から外されると、フリップフロッ
プ８６は、接続線８４暑を介して単安定マルチバイブレ
ータ８１の出力端ζに接続し念入力端ｎに印加される信
号によシ、ゼロにリセットされる。

更に、ＮＡＮＤゲート８８は、インバータ７４及び接続
線７５を介してＮＡＮＤゲート７３の出力信号を受ける
′と共に、接続線８９を介してインバータ８５の出力信
号を受ける。タイマー３７の時間遅延終了後にキーを取
り外したとき、　ＮＡＮＤゲート８８の出力信号は、接
続４Ｉ９０及びインバータ９１を介してフリップフロッ
プ５２０入力端Ｒに印加され、７リツブ７０ツブ５２を
ゼロにリセットする。

キーのシフトレジスタ９及び設定変更可能のメモリとし
て動作するスイッチ１０の詳細な構成の一部を第３図に
示す。スイッチ１０ａは開状態であり、この状態は、本
実施例で選択した負論理では信号「１」に対応する。ア
ースに接続した閉状態のスイッチ１０ｂは、信号「Ｏ」
に対応する。

その他のスイッチは第３図には示していない。フリツブ
フロラ７”９２ａ及び９２ｂはシフトレジスタ９の最初
の２個のビットに対応し、第２図に示した接続＠１１７
を介して電子錠の読取回路２０からの読取パルスあるい
はクロック信号をその入力端子ｎで受ける。フリップフ
ロッグ９２ａ。

９２ｂ、・・・・・・等は通常の縦続接続であり、上段
のフリップフロップの出力端Ｑ及びＱは次段のフリップ
フロップの入力端８及びＲに接続している。

２個のＮＡＮＤゲート９５ａと９６ａａ、７１Ｊツブフ
ロツプ９２ａに接続し、この２個のＮＡＮＤゲートの出
力端は夫々フリップフロップ９２ａを「ｌ」状態にする
入力端Ｐ、及びフリップフロッグ９２ａをｒＯＪ状態に
する入力端Ｑ＜接続している。

第１　ＮＡＮＤゲー）９５ａの第１人力端は接続線９７
ａを介してスイッチ１０ａＫ接続し、第２入力端は接続
線９８ａを介してインバータ９９の出力端に接続してい
る。インバータ９９は、第２図にも示した接続線１１２
及び端子りを介して負荷パルスを受ける。

インバータ９９の出力も同様に接続線１００ａを介して
ＮＡＮＤゲー）９６ａの一方の入力端、に接続し、ＮＡ
ＮＤゲート９６ａの他の入力端は、接続線１０１ａを介
してＮＡＮＤゲート９５ａ（７）出力を受ける。

添字すを付けた同様の素子か、フリップフロラ　　　　
　［□プ９２ｂ及びスイッチ１０ｂに接続される。尚。

シフトレジスタ９の夫々のビットに対応する他のフリッ
プフロップの同様の素子についても同じことが言える。

スイッチ１０ａの場合は、信号「１」はＮＡＮ　Ｄゲー
ト９５ａの入力端９７ａに印加される。インバータ９９
が存在するので、負のローディング・パルスは第２入力
端９８ａに信号ｒｌＪを出力し、入力端９８ａはＮＡＮ
Ｄゲート９５ａの中力端に信号「０」を出力する。第２
　ＮＡＮＤゲート９６ａは、その入力端１０１ａで上記
の信号「０」を受け。

更に、他の入力端で信号「１」を受けてフリップフロッ
プ９２ａのゼロ・リセット入力端■に信号ｒｌＪを出力
させる。フリップフロップ９２ｂに接続した回路では、
スイッチ１′Ｏｂが閉になると、フリップフロップ９２
ｂの論理状態は、フリップフロップ９２ａの状態と反対
になる。この場合、端子りにローディング・パルスが現
われると、スイッチ１０の位置で決定される判別コード
は、フリップフロップ９２の論理状態の形で転送される
。

フリップフロップ９２ａの状態は、入力端ｎに印加され
た読取信号によって直列的に読み取られる。

ローディング・パルスが無い場合は、全ての７リツプ７
０ツブは図示の例ではゼロの状態にある。

第１の７リツプフロツプ９２ａの駆動入力端８とＲは、
インバータ１０２と１０３によって、第２図にも示した
接続線１１３に接続している。

第１図に戻ると、クロック変調回路１２２は３個のカウ
ンタ１２４，１２５，１２６を有する。第１カウンタ１
２４は、読取回路２０からの読取パルス或いはクロック
パルスを入力端Ｈで受ける。予めプログラムされ得る４
側めスイッチ１２４ｍは、そのスイッチ位置によシセッ
ト数を決め、カウンタ１２４の出力端ＱＡ、　Ｑａ、　
Ｑｃ、　Ｑｏ　Ｋ接続している。第２カウンタ１２５は
、その入力端Ｈで、第１カウンタ１２４の出力９口を受
ける。カウンタ１２５は、同様に、４個のスイッチｔｚ
ｓａに接続し、スイッチ１２５暑はそのスイッチ位置に
よってセット数を決め、カウンタ１２５の出力Ｑ＾。

ＱＢ、　Ｑｃ、　Ｑｏに接続している。ＮＡＮＤゲート
１２７は、その入力端で、８個のスイッチ１２４ａと１
２５ａに接続している。ゲート１２７の出力端・は接続
線１２８を介して第３カウンタ１２６の入力端Ｈに接続
し、カウンタ１２６Ｆｉ、、カウンタ１２４．１２５の
場合と同様に、４個のスイッチ１２６ａに接続している
。４個のスイッチ１２６ａは、ＮＡＮＤゲート１２９の
入力に接続して′いる。

上述の種々の手段によって、ゲート１２９の出力端は、
回路２０からのクロックパルスの出方後にｉ号を出す。

このパルスの数は、スイッチ１２４ａ、１２５ａ、１２
６ａのスイッチ位置によって決まる。最初の２個のカウ
ンタ１２４と１２５で決まるパルス数は、１サイクル内
の読取パルス数に相当する。カウンタ１２６によって決
まる数はサイクル数に対応する。変調回路１２２によっ
て決まる数は、上述の２数の積である。他の手段も、上
述の計数動作に使用できることは勿論である。

３個のカウンタ１２４．’１ン５，１２６は、ゼロ・リ
セット回路３０によって制御されるＮＡＮＤゲート７９
の出力端に接続した接続線１３１を介して、夫々のカウ
ンタの入力端Ｒに信号を入力することにより、ゼロにリ
セットされる。

このように決定されたクロックパルス数が続出回路２０
から出力されると、ＮＡＮＤゲー）１２９の出力信号が
、接続線１３５を介して、ＮＯＲゲート１３７ａの一方
の入力端に出力される。ＮＯＲゲ−）１３７ａは、接続
線１３８を介して他の入力端で％続出回路２ｏからのク
ロックパルスを受けする。出力されたクロックパルス数
が、３個のスイッチ・グループ１２４鳳、１２５ａ、１
２６ａによって設定された数に等しくない限り％ＮＯＲ
ゲート１３７はブロックされたｉｔで、信号を出力しな
い。

第２図から判るように、シフトレジスタ９の出力端Ｑは
、接続線１１３を介して入力端Ｅに接続しているので、
シフトレジスタ９はそれ自身で閉回路を構成している。

この接続により、端子Ｈに現われ、接続線１１゛７を介
してシフトレジスタ９，１のフリップ７０ツブ９２の全
入力端Ｈに印加されるクロックパルス毎に、シフトレジ
スタ９の内容の配列層厚が変わる。３個のカウンタ１２
４，１２５゜１２６によって設定されるクロックパルス
数によって生じた配列順序変更後、ＮＯＲゲー）１３７
ａが開く。ＮＯＲゲー）１３７ａを介して読出回路２０
から出力される新たな続出パルスは、接続線１３９を介
して読出停止回路２３０入力端に伝送され、続出パルス
は回路２３で計数される・電子キーは、更に、クロック
パルス数を検査（チェック）する回路１３９を有し、こ
の回路１３９に′ｉ電子錠のクロック変調回路１２２に
類似している６制御回路１４’ｌｊ３個のカウンタ１５
０．１５１，１５２を含む。夫々４個のスイッチを有す
るプログラミング・スイッチ１５０ａと１５１ａに夫々
接続した最初の２個のカウンタ１５０及び１５１は、Ｎ
ＡＮＤゲート１５３に信号を供給し、　ＮＡＮＤゲート
１５３の出力端は、接続線１５４を介して第３カウンタ
１５２の入力端に接続している。カウンタ１５２は、Ａ
ＮＤゲート１５５０４個の入力端に接続した４個のプロ
グラミング・スイッチに接続している。ＡＮＤゲート１
５５の出力端はＡＮＤゲート１５７の入力端の一方に、
接続線１５６を介して接続している。ＡＮＤゲート１５
７の他の入力端は、接続４１１５８を介して、シフトレ
ジスタ９の出力端Ｑに接続している。ＡＮＤゲート１５
７の出力端は出力端子Ｓに接続している。端子Ｈに現わ
れる読出パルス或いはクロックパルスは、接続線１ｊ９
ａを介して、第１カウンタ１５０の入力端Ｈに伝送され
る。

３個のカウンタｉｓｏ、ｉｓｉ及び１５２は。

シュミットトリガ１１９によシゼロにリセットされる。

このシュミットトリガ１１９は、抵抗１２０を介して電
源に接続し、コンデンサ１２１を介してアースに接続し
、３個のカウンタ１５０，１５１及び１５２の入力端ル
に接続線１４９ｂを介して接続している。したがって、
電子キーを取り外すと、ゼロ・リセットが行われる。

図示した判別システムは、次のように動作する。

電子錠にキーをさし込むと、電源がシステム全体に入り
、端子１５と１６は短絡され、電子錠に設けたクロック
回路２１は、一連のパルスを発生する。タイマー３６に
セットしである時間が経過すると、単安定マルチバイブ
レータ７０から、電子錠の種々の素子をゼロにリセット
するパルスが発生する。第２タイマー３７は立上り信号
を出力し、この信号は第２遅延時間後、ローディング回
路から立下ジローディング・パルスを出力させる。この
パルスは、接続線１９ａを介して、ローディング回路１
８のマスターフリップフロップ３３をゼロにリセットす
る。更に、接続線１１２１を介して伝送されたこのロー
ディング・パルスが端子りに現われると、シフトレジス
タ９の全７リツプフロツプのローディングが行われる。

即ち、全フリップフロップは、接続しているスイッチ１
０のスイッチ位置に対応するデータを受ける。説明を簡
単にするため、第２図では、スイッチ１０は全て開状態
で示されていることに注意する必要がある。

実際には、これらのスイッチのいくつかは閉状態であり
、キーの中でまず予めプログラムされたコードを決定す
る。

接続＠１．９を介して続出回路２０に伝送されたローデ
ィング−パルスは、読出回路２０からクロックパルスあ
るいは続出パルスの発生を開始させる。接続線２０ａ及
び２０ｂを介してクロック変調回路１．２２に入力され
たこれらのパルスは、クロック変調回路１２２によって
計数される。同時に、同一のクロックパルスが端子Ｈに
現われ、接続線１１７を介してシフトレジスタ９のフリ
ップフロップ９２のクロック入力端Ｈに伝送され、クロ
ックパルス毎に１ビツトのシフトが行われ、ループ接続
されているのでシフトレジスタ９の内容の配列順序変更
が生ずる。

更に、接続線１４９２を介して制御回路１４９０入力端
に人力された同一のクロックパルスは。

制御回路１４９で計数される。勿論、３個のスイッチグ
ループ１５．Ｏａ、１５１ａ及び１５２ａを用いた制御
回路１４９のプログラミングは、３個のスイッチグルー
プ１２４ａ、１２５ａ及び１２６ａのスインを位置によ
って決定される錠のクロック変調回路１２２のプログラ
ミングと同じである。

制御回路１４９０２個のカウンタ１５０及び１５１ａ、
クロック変調回路１２２０２個のカウンタ１２４及び１
２５と同一の役割をし、１サイクル内でのクロックパル
ス数を計数する。制御回路１４９の第３カウンタ１５２
は、クロック変調回路１２２の第３カウンタ１２６と同
一の役割をし、サイクル数を計数する。

ＡＮＤゲート１５５の出力端に信号が現われない限り、
ＡＮＤゲート１５７はブロックされたままであり、シフ
トレジスタ９に含まれるデータは端子Ｓに伝送されず、
電子錠の比較回路２５にも伝送されない。

クロックパルスのセット数が、クロック変調回路１２２
から出力し、制御回路１４９によってチェックされると
、別の一連のクロックパルス或いは読出パルスが端子Ｈ
に現われ、そのパルス数は電子錠に設けた読出停止回路
で計数される。この状態では、信号ｄＡＮＤゲート１５
５から出力し続けるのでＡＮＤゲー）１５７は開状態で
ある。したがって、シフトレジスタ９の内容は、端子Ｓ
を介して錠の比較回路２５に連続して送られる。この直
列信号は１回路２５のレジスタ４５ａ及び４５ｂによっ
て並列に変換され、スイッチ２６のスイッチ位置によっ
て設定されたデータと比較される。説明を簡単にするた
め、スイッチ２６は全て開かれて示されている。実際は
、クロックパルスによる内容の配列順序変更後、電子キ
ー内の判別コードに相当する電子錠内の予めプログラム
されたコードを特定するために、スイッチのいくつかは
閉じている。

シフトレジスタ９の内容を適切に変更するために、クロ
ック変調回路１２２によって計数され且つ制御回路１４
９によってチェックされたクロックパルス数が、シフト
レジスタ９のビット数の倍数であってはならないという
ことに留意する必要がある。そうでなければ、配列順序
変更を行っても、シフトレジスタの内容は何ら変更しな
いからである。

第１の変形例では１回路１２２の最初の２個のカウンタ
１２４及び１２５によって決定され且つ制御回路１４９
の４初の２個のカウンタ１５０及び１５１によってチェ
ックされたパルス数は、シフトレジスタ９のビット数よ
りも大きい。したがって、配列順序変更後に端子Ｈに現
われる読出ノ（ノ ルスは、ＡＮＤゲート１５５に信号が印加されないので
、ゲート１５７がブロックされない状態で、シフトレジ
スタ９の全内容の続出を効果的に行うことができる。

他の変形例では、逆に、スイッチ１５２ａによって決め
られたサイクル数のカラン、ト後、第３カウンター５２
をゼロにリセットさせることが可能であり％３個のカウ
ンター５０，１５１及び１５２によって設定された数に
等しいクロックツくルスが端子Ｈに表われる度毎に、シ
フトレジスタ９から１ビツトの出力しかゲート１５７を
介して出力しないようにすることも可能である。したが
って、このような変化例では、シフトレジスタ９゜の全
内容を読み出すためには、シフトレジスタ９のビツーー
数の回数だけクロック変調回路による配列順序変更を行
わせる必要がある。

図示の実施例では、電子キー内に制御回路１４９を設け
たが、更に簡略化した変形例では、配列順序変更が終了
する以前に、シフトレジスタ９の内容を表わすシリアル
信号の伝送を妨げる論理ゲートを設けるならば、制御回
路を除くことが可能である。このような論理ゲートは１
例えば、電子錠の中に設けた１個のＡＮＤゲートで構成
される。このＡＮＤゲートは、その一方の入力端を出力
端子Ｓに接続し、他の入力端でクロック変調回路１２２
の出力、即ち、実際には、ＮＡＮＤゲート１２９か、ら
出力を受ける。この場合、比較回路２５の入力端は、こ
のブロッキング用のＡＮＤゲートの出力端に接続する。

上述の説明で、ヒユーズを断線するととによつ　・てコ
ードを変更することの可能性について述べた。

１１ＪＰＲＯＭ技術、即ち、何回も繰り返してプログラ
ミングできるメモリを用いてコード変更ができるように
することも可能である。この場合、コードの第１部分、
例えば２４ピツトを固定して且つ　　　　　　１本発明
のシステムで安全を確実にし、一方、コー・　ドの第２
部分、例えば４８ビツトを変更可能ＫＬ。

第２部分は１例えば資金管理を行うために変更するよう
にして本発明の応用範囲を広げることが可能である。

上述の説明では、“フリップフロップ”という簡略化さ
れた表現は、複合フリップ７０ツブを示すために使われ
た。同様に１カウンタは２進カウンタを示す。

本発明に係るシステムは、携帯部もしくは電子キーのシ
フトレジスタの内容の複雑な変更が可能であり、その結
果、電子キーの複製が極めて難しいことがわかる。

【図面の簡単な説明】

第１図は本発明の読取部（固定部又は電子錠）の主要部
を示す回路図、第２図は本発明の携帯部（電子キー）を
説明するだめの回路図、第３図は第２図に示したシフト
レジスタの部分を詳細に示した回路図である。 ９・・・レジスタ １０・・・スイッチ １８・・・ローディング回路 ２０・・・読取回路（続出回路） ２５・・・シリアル・パラレル変換器 ２７・・・連続テスト可能回路 １４９・・・制御回路 特許出願人 （１）アラン・マリ−・ルイ・モール （２）　シ’ｖン・ルイ・ボール・ジュル・サボワイエ
代理人　弁理士　　森　崎　俊　明

Claims (1)

1. 【特許請求の範囲】 （１）電子判別コードを含み、読出可能記憶回路（９）
   に接続した予めプログラムされる記憶部（ｌＯ）を有す
   る携帯部と、該携帯部と接続可能な固定部とを有し、該
   固定部は、電源と、前記電子判別コードを前記続出可能
   記憶回路（９）に転送するパルスを出力する電子回路（
   １８）と、前記続出可能記憶回路の内容を読み出して前
   記固定部の記憶回路に転送する電子回路（２０）と、前
   記固定部に予めプログラムされたコードを比較する手段
   （２５）とを具え、前記続出可能記憶回路（９）は、そ
   れ自身で閉回路を構成し、前記携帯部の記憶回路の内容
   を読み出す手段は、前記記憶回路のビット数の倍数とは
   異なり且つ前記記憶回路の内容の配列順序を変更するク
   ロックパルスを出力し、前記記憶回路の内容を、前記ク
   ロックパルスを出力した後にのみ、前記固定部の記憶回
   路□に転送する前記携帯部或いは前記固定部に設けた論
   理ゲート（１５７）を有することを特徴とする電子判別
   システム。 （２）　　前記携帯部は、連続クローツク・ノくルスの
   前記セット数を計数するための制御装置（１４９）と。 携帯部のシフトレジスタ（９）の出力及びクロックパル
   スの前記セット数の後でしか固定部のシリアル・パラレ
   ごジスタ（４５ａ）方向へ可動部のレジスタ（９）の内
   容が移動できないよう前記コントロール装置の出力端（
   １５６）に接続された論理ゲートとを有していることを
   特徴とする特許請求の範囲第１項に記載の電子判別シス
   テム。 （３）　　可動部から読まれるであろう（９）メモリの
   ビット数に等しい読取パルス加算数の放出ができるよう
   に前記クロック変調回路（−１２２）は読堰停止回路（
   ２３）Ｋ接続されているので、読散回路（２）によって
   出されたクロックパルス前記セット数をカウントするた
   めにクロック変調回路を固定部が持っている特許請求の
   範囲第１項又は第２項に記載の電子判別システム。 （４）　　クロック変調回路（１２２）とコントロール
   装置（１４９）ｔｒｉ、１つ又は数個の論理ゲートに接
   続されカウンタ全体を含んでいるという事実によって特
   徴づけられる特許請求の範囲第２項又は第３項に記載の
   電子判別システム。 ′（５）負荷パルスを出すための前記装置（１８）はＮ
   ＡＮＤ’ｙ’−ト（３５）に接続されたマスタースレー
   ブタイプのダブルフリップフロップ（３３゜３４）を備
   え、クロックパルス（，２１）を受は取る負荷回路を含
   んでいる特許請求の範囲第１項乃至第４項のいずれかに
   記載の電子判別システム。 （６）可動部（２）のシフトレジスタ（９）の内容ヲ読
   ムための電子装置には、クロックパルス（２１）を受は
   取るＮＡＮＤゲート（４１）に接続され、又、クロック
   連続パルス又は読取連続パルスを供給する前記装置（１
   ８）の出方端に接続されているマスタースレーブタイプ
   のダブルフリップフロップ（３８，３９）を備えた読取
   回路（２０）を含んでいる特許請求の範囲第１項乃至第
   ６項のいずれかに記載した電子判別システム。 （７）固定部の電子装置には少なくとも１つのパルスカ
   ウンタ（４２）と読敗装置（２０）の出力端に接続され
   た単安定マルチバイブレータ（４３）を備え、可動部の
   シフトレジスタ（９）の内容が一度読まれた時、読取停
   止パルスを出すことのできる読取停止回路、　　（２３
   ）をとくに含んでいる特許請求の範囲第１項乃至第６項
   のいずれかに記載した電子判別システム。 （８）可動部のメモリーゾーンＫ１１−１多数のスイッ
   チ（１０）を含み、そのスイッチの配置が前記電子判別
   コードを決定し、又、可動部のシフトレジスタ（９）の
   各フリップフロップ（９２）ｕスイッチ（１０）の１つ
   に接続されており、その配置が入力のうちの１つに負荷
   パルスを受ける二つのＮＡＮＤゲート（９５，９６）を
   介してフリップ７０ツブの状態を指令するのであり、前
   記ゲートの１番目（９５）は別の、入力によってスイッ
   チ（１０）に接続され、２番目のゲート（９６）は別の
   入力端に第一番目のゲー）（９５）の出力を受ける特許
   請求の範囲第１項乃至第７項のいずれかに記載した電子
   判別システム。 （９）一連の７リツプフロツプ（６０，６１，６２）を
   備えた連続テスト可能回路（２７）を特に含んでいて、
   フリップフロップのゼロ・リセッティングは、アラーム
   がトリガする前に前記一連の７リツプフロツプの７リツ
   プフロツプ数に等しい数だ、け空テストができるような
   やり方で、比較装置（２５）によって、固定部の中で予
   めプログラムされ之コードと為された比較の正の結果に
   依る特許請求の範囲第１項乃至第８項のいずれかに記載
   した電子判別システム。 Ｑｌ　　更に、可動部（２）が固定部とつながれた後そ
   して負荷パルスが出される前に７ステムの７リツプフロ
   ツプやカウンタ全体をゼロにセットするよう指令を出す
   単安定マルチバイブレータ（７０）に接続されたタイマ
   ーの１番目の装置を含んでいる特許請求の範囲第１項乃
   至第９項のいずれかに記載した電子判別システム。 αη　システムのカーウンタやフリップフロップの全体
   をゼロにセットするよう指令を出し、可動部が固定部か
   ら皐り外された後固定部の電流電源を切る単安定マルチ
   バイブレータ（８０，８１）の全体に接続されるタイマ
   ーの２番目の装置を含んでいる特許請求の範囲第１項乃
   至第１０項のいずれかに記載した電子判別システム。