JPS58195230A - Channel controller - Google Patents
Channel controllerInfo
- Publication number
- JPS58195230A JPS58195230A JP57076711A JP7671182A JPS58195230A JP S58195230 A JPS58195230 A JP S58195230A JP 57076711 A JP57076711 A JP 57076711A JP 7671182 A JP7671182 A JP 7671182A JP S58195230 A JPS58195230 A JP S58195230A
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- JP
- Japan
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- input
- output
- output address
- address
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
Abstract
Description
【発明の詳細な説明】
本発明は、複数個のチャネル．デバイスを統括制御する
チャネル制御装置に関し、４ＩＫチャネルアドレス，デ
バイスアドレスの変換制御に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a plurality of channels. This invention relates to a channel control device that centrally controls devices, and relates to conversion control of 4IK channel addresses and device addresses.
従来技術 従来のチャネル制御装置による処理例を第１図に示す。Conventional technology FIG. 1 shows an example of processing by a conventional channel control device.
第１図に．おいて、（→は入出力命令発行時の処理、（
ｈ）は入出力割込受付時の処理である。即ち、入出力命
令の発行時は、該命令で指定されたチャネル，デバイス
の入出力処理を行ない、コンディションコードをセット
して終了する。又、入出力割込時は、割込保留のチャネ
ル，デバイスの状態情報を主記憶装置へ格納し、前記チ
ャネル。In Figure 1. (→ is the process when issuing an input/output command, (
h) is a process when receiving an input/output interrupt. That is, when an input/output command is issued, input/output processing is performed for the channel and device specified by the command, a condition code is set, and the process ends. Also, at the time of an input/output interrupt, the state information of the interrupt pending channel and device is stored in the main storage device, and the state information of the channel and device that is pending the interrupt is stored in the main memory.
デバイスのアドレスを割込みコードとして主記憶装置へ
格納する。そして、プログラム状紗語の入れ替え（スワ
ップ）を行ない、処理は終了する。Stores the device address as an interrupt code in main memory. Then, the program-like gauze is swapped, and the process ends.
以上のように、従来は、プログラムから指定されたり、
もしくはプログラムへ報告すべきチャネル及びデバイス
のアドレスは、実際に動作すべき物理的なチャネル、デ
バイスのアドレスと完全圧一致していた。そのため、シ
ステム構成の変更が生じると、現用のオペレーティング
システムプログラムの変更を行なうか、逆に任意のプロ
グラムをそのシステムに適用しようとすると、そのプロ
グラムに適合するようＫ１１０インターフエースケーブ
ルの接続替えや、デバイスのアドレス設定用ジャンパー
線の接続替えなどを行なう必要があ抄、いずれにして本
多大な作業工数を必要としていた。As mentioned above, conventionally, it was specified from the program,
Or, the addresses of the channels and devices to be reported to the program completely match the addresses of the physical channels and devices to be actually operated. Therefore, when a change in system configuration occurs, the current operating system program must be changed, or conversely, when an arbitrary program is applied to that system, the K110 interface cable must be reconnected to match the program. It was necessary to change the connection of jumper wires for setting the address of the device, which required a large amount of man-hours.
発明の目的
本発明の目的は、いかなるシステム構成の変更において
も、柔軟Ｋかつ効率的に少ない工数で対処できるように
したチャネル制御装置を提供する上記の目的を達成する
ために１本発明のチャネル制御装置では、チャネル、デ
バイスの各アドレス（以下入出力アドレスと呼ぶ）を変
換するためのテーブルを持った記憶装置を準備し、プ冑
グラ五により指定された入出力アドレスを物理的な入出
力アドレスに、また物理的な入出力アドレスをプログラ
ムに報告すべき入出力アドレスに、それぞれ上記記憶装
置を参照して変換することを特徴とする。以下、プログ
ラムから見える入出力アドレスを論理入出力アドレス、
物理的な入出力アドレスを実入出力アドレスと呼ぶとと
Ｋする。OBJECTS OF THE INVENTION An object of the present invention is to provide a channel control device that can deal with any system configuration changes flexibly and efficiently with a small number of man-hours. The control device prepares a storage device with a table for converting channel and device addresses (hereinafter referred to as input/output addresses), and converts the input/output addresses specified by the programmer into physical input/output addresses. It is characterized by converting a physical input/output address into an input/output address to be reported to a program by referring to the storage device. Below, the input/output addresses visible to the program are logical input/output addresses,
A physical input/output address is called a real input/output address.
発明の実施例 第８閏は本発萌の一実施例のブロック図である。Examples of the invention The eighth leap is a block diagram of one embodiment of the present invention.
第２図中、ｌはオドレスレジスタであり、論理入出力ア
ドレスもシくは実入出力アドレスがセット′１：１
される。２は入出力アドレス変換用のテーブルが
１格納されている変換記憶装置である。該変換記憶
装置ｇＦｉ複数カラムからなり、そのエントリ２０１゜
２０２はそれぞれ論理入出力アドレス部、実入出力アド
レス部で、イニシャルマイクロプログラムロード時、所
要のパターンで初期設定される。８は変換記憶装置２の
続出データレジスタであり、アドレスレジスタ１に所要
の入出力アドレスをセットすると、それに対応するエン
トリの論理入出力アドレス部、実入出力アドレス部が変
換記憶装置２から読み出され、該データレジスタ８のそ
れぞれ８０１．８０′２．にセットされる。In FIG. 2, l is an address register, and logical input/output addresses or actual input/output addresses are set to '1:1'. 2 has a table for input/output address conversion.
1 is stored in the conversion storage device. The conversion storage device gFi consists of a plurality of columns, and its entries 201 and 202 are a logical input/output address field and a real input/output address field, respectively, and are initialized with a required pattern when the initial microprogram is loaded. 8 is a successive data register of the translation storage device 2, and when a required input/output address is set in the address register 1, the logical input/output address part and the actual input/output address part of the corresponding entry are read out from the translation storage device 2. and 801.80'2. of the data register 8, respectively. is set to
第８図に変換記憶装置１を用い九便換例を示す。FIG. 8 shows an example of nine conversions using the conversion storage device 1.
本例では入出力アドレスの集合として簡略化し、１０”
〜１８”を仮足している。（１）は論理入出力アドレス
と実入出力アドレスの変換表である。（２）は（１）の
変換を行なうために変換記憶装置２に記憶しておく内容
である。（３）は論理入出力アドレスから実入出力アド
レスへの変換方法を示している。例えば、論理入出力ア
ドレスとして′ｌ”を変換する場合、まｆ７ドレスレジ
スタ１に論理入出力アドレス＠１”をセットする。それ
により、変換記憶装置２のアドレス＠ｌ”の場所が続出
され、データレジスタ８にセットされる。その結果、デ
ータレジスタ８の８０２の部分に変換後の買入出力アド
レスとして１８′″が求められる。（４）は逆に実入出
力アドレスから論理入出力アドレスを変換する方法を示
している。即ち、実入出力アドレスとして＠８”を変□
換する場合、まずアドレスレジスタｌに実入出力アドレ
ス１８′をセットする。それにより、変換記憶装置２の
アドレス°８″の場所が続出され、データレジスタ８に
セットされる。その結果、データレジスタ８０８０１の
部分に変換後の論理入出力アドレスとして＠１１が求め
られる。In this example, it is simplified as a set of input and output addresses, and 10”
~18'' is provisionally added. (1) is a conversion table between logical input/output addresses and actual input/output addresses. (2) is stored in the conversion storage device 2 in order to perform the conversion of (1). (3) shows the method of converting a logical input/output address to a real input/output address.For example, when converting 'l'' as a logical input/output address, the logical input/output address is The address @1'' is set. As a result, the location of the address @1'' in the translation storage device 2 is read out and set in the data register 8. As a result, 18''' is obtained as the purchased/output address after conversion in the part 802 of the data register 8. (4) shows a method of converting a logical input/output address from an actual input/output address. In other words, change @8” as the actual input/output address□
When converting, first set the actual input/output address 18' in address register l. As a result, the location of the address 8'' of the conversion storage device 2 is successively retrieved and set in the data register 8. As a result, @11 is obtained as the converted logical input/output address in the data register 80801 portion.
第４図は本発明における入出力発行時、入出力割込受付
時のチャネルの処理を示す。第４図（１）は入出力命令
発行時の処理であり、命令で指定されたチャネルアドレ
ス、デバイスアドレス（論理入出力アドレス）よ□り変
換記憶装ｆＩＩＬ２を読み出し、実入出力アドレスを求
める。そして、この実入出力アドレスの指定するチャネ
ル、デノミイスの入出力処理を行ない、コンディション
コードをセットし終了する。第４図（２）は入出力割込
時の処理で、まず割込保留のチャネル、デバイスの状態
情報を主記憶装置へ格納する。次に骸チャネル、デバイ
スのアドレス（実入出力アドレス）より変換記憶装置２
を読み出し、論理入出力アドレスを求める。FIG. 4 shows channel processing when issuing an input/output or accepting an input/output interrupt according to the present invention. FIG. 4(1) shows the processing when an input/output command is issued, in which the conversion storage device fIIL2 is read out based on the channel address and device address (logical input/output address) specified by the command to obtain the actual input/output address. Then, input/output processing is performed for the channel and denomination specified by this actual input/output address, a condition code is set, and the process ends. FIG. 4(2) shows the processing at the time of an input/output interrupt. First, the state information of the interrupt pending channel and device is stored in the main storage device. Next, the Mukuro channel converts the device address (actual input/output address) to the storage device 2.
Read and find the logical input/output address.
そして、該入出力アドレスを割込みコードとして主記憶
装置へ格納し、プログラム状態島のスワップを行ない、
処理は終了する。Then, the input/output address is stored in the main memory as an interrupt code, and the program state island is swapped.
Processing ends.
発明の詳細
な説明した如く、本発明によれば、プログラムによりア
クセス可能な人出力アドレスと物理的な入出力アドレス
とを任意に変換することが可能となるので、システム構
成の変更において４、本変換記憶装置の内容を書きかえ
るだけでよく、プログラムおよびＩ１０インターフェー
スケーブルの接続替え等の一切の作業が否賛となる。ひ
いてはシステム可用性を高めることにもなる。As described in detail, according to the present invention, it is possible to arbitrarily convert human output addresses and physical input/output addresses that can be accessed by a program. It is only necessary to rewrite the contents of the conversion storage device, and all work such as changing the connection of the program and I10 interface cable will be rejected. This also increases system availability.
第１図は従来技術のチャネル処理例を示す図、第２図は
本発明の一実施例のブロック図、嬉３図は本発明による
アドレスの変換例を示す図、第４図は本発明によるチャ
ネル処理例を示す図である。
１・・・アドレスレジスタ、２・・・変換記憶装置、２
０１・・・論理入出力アドレス部、２０２・・・実入出
力アドレス部、８・・・データレジスタ、８０１・・・
論理入出力アドレス部、（資）２・・・実入出力アドレ
ス部。
（１） （２）牙４図
（１） （２）Fig. 1 is a diagram showing an example of channel processing in the prior art, Fig. 2 is a block diagram of an embodiment of the present invention, Fig. 3 is a diagram showing an example of address conversion according to the present invention, and Fig. 4 is a diagram showing an example of address conversion according to the present invention. FIG. 3 is a diagram illustrating an example of channel processing. 1... Address register, 2... Conversion storage device, 2
01...Logical input/output address section, 202...Actual input/output address section, 8...Data register, 801...
Logical input/output address section, (capital) 2... Actual input/output address section. (1) (2) Fang 4 diagram (1) (2)
Claims (3)
制御するチャネル制御装置において、チャネルアドレス
、デバイスアドレス（以下、両者を一緒にして入出力ア
ドレスと総称する）によりアドレス付けされた記憶装置
を備え、該記憶装置の各エントリに、プログラムで示さ
れる入出力アドレス（以下、論理入出力アドレスという
）と物理的な入出力アドレス（以下、実入出力アドレス
という）の対を記憶しておくことを特徴とするチャネル
制御装置。(1) A channel control device that centrally controls multiple channels that control multiple devices is equipped with a storage device that is addressed by channel addresses and device addresses (hereinafter both are collectively referred to as input/output addresses). , a pair of an input/output address indicated by a program (hereinafter referred to as a logical input/output address) and a physical input/output address (hereinafter referred to as an actual input/output address) is stored in each entry of the storage device. Characteristic channel control device.
論理入出力アドレスを使って前記記憶装置の読出しを行
ない、読出された実入出力アドレスの示すチャネル、デ
バイスの入出力処理を行なうことを特徴とする特許請求
の範囲第１項記載のチャネル制御装置。(2) When an input/output command is issued, the storage device is read using nine logical input/output addresses specified by the program, and input/output processing is performed for the channel and device indicated by the read real input/output address. A channel control device according to claim 1.
による実入出力アドレスから前記記憶装置の読出しを行
ない、読出され九論理入出力アドレスの内容を使ってプ
ログラムに割込コードとして報告することを特徴とする
特許請求の範囲第１項記載のチャネル制御装置。(3) At the time of an input/output interrupt, the actual input/output address by the channel or device with the interrupt pending is read from the storage device, and the contents of the read nine logical input/output addresses are used to report to the program as an interrupt code. A channel control device according to claim 1, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076711A JPS58195230A (en) | 1982-05-10 | 1982-05-10 | Channel controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076711A JPS58195230A (en) | 1982-05-10 | 1982-05-10 | Channel controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58195230A true JPS58195230A (en) | 1983-11-14 |
Family
ID=13613121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57076711A Pending JPS58195230A (en) | 1982-05-10 | 1982-05-10 | Channel controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195230A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248056A (en) * | 1986-04-22 | 1987-10-29 | Sharp Corp | Changing system for input/output means |
| EP0306702A2 (en) * | 1987-08-07 | 1989-03-15 | Bull HN Information Systems Inc. | Virtual input/output commands |
-
1982
- 1982-05-10 JP JP57076711A patent/JPS58195230A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248056A (en) * | 1986-04-22 | 1987-10-29 | Sharp Corp | Changing system for input/output means |
| JPH0559459B2 (en) * | 1986-04-22 | 1993-08-31 | Sharp Kk | |
| EP0306702A2 (en) * | 1987-08-07 | 1989-03-15 | Bull HN Information Systems Inc. | Virtual input/output commands |
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