JPS581817B2 - 待行列制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は待行列制御方式に関するものであって、特にデ
ータ処理装置において比較的小規模の待行列を制御する
ために，シフトレジスタを使用することによりハードウ
エア処理によって処理効率を向−トさせるようにした待
行列制御方式に関する。

多重処理状態下における各タスクからの処理要求の制御
や，主記憶装置のスペース管理や仮想記憶管理等，デー
タ処理装置の随所に於いて処理されるべきデータの如き
行列要素の列により構成される待行列を管理，制御する
ことが一般的に使用されている。

このような待行列の制御は一般に中央処理装置の制御プ
ログラムによって行なわれる。

この場合，待行列を構成している各行列要素は主記憶装
置上に記憶されており，待行列の形成状態即ち各行列要
素の持つ処理優先度に従った行列要素の配列は，この主
記憶装置上において各行列要素間をこれらの各行列要素
に含まれているポインタで接続することにより達成され
る。

そしてこのような侍行列制御方式では，待行列を構成し
ている各行列要素の全てが主記憶装置上に展開されてい
るために，この待行列に対して新らたに印加された新行
列要素の接続が行なわれた場合には，上記新行列要素の
処理優先順位にもとづくその挿入位置の検索及びすでに
接続されている行列要素間の優先度の訂正を行なうため
に各行列要素をリンクしているポインタを使用して各行
列要素の持つ優先度を調べたり，ポインタの書替を行な
ったりする必要がある。

そしてこのために主記憶装置に対して多くのアクセスを
実行しなければならない。

また待行列を構成している行列要素の処理を行なう場合
でも，同様にこの処理にもとづき残りの各行列要素の優
先度を調べてポインタを書替える必要がある。

また各行列要素の優先度を変更したり，特定の行列要素
を削除するような場合もこれまた同様な処理が必要とな
り，主記憶装置に対するアクセスが多くなる。

このように従来の侍行列制御方式では，行列要素を操作
するための制御プログラムのオーバヘッドが増加し，処
理効率の低下を招く恐れがある。

しかも，最近におけるデータ処理システムにおける機能
分散化傾向に伴い，中央処理装置ばかりでなく，入出力
処理装置や通信制御処理装置等の下位装置においても待
行列制御機能を必要とする機会が増えつつある。

したがって本発明は上記問題点を改善するとともに，上
記の如き下位装置においても使用できる優先度に従った
配列機能を有するハードウエアを有する待行列制御方式
を提供することを目的とするものであって，このために
本発明の待行列制御方式では，処理されるべきデータ及
びその処理優先度を示す情報を有する行列要素を複数個
保持するとともにその優先順位にしたがって上記行列要
素の配列を順次制御するように構成された待行列制御装
置において、上記行列要素が記入される複数のレジスタ
を有するシフトレジスタと、入力すべき行列要素が記入
される入力レジスタと、上記シフトレジスタ出力段と上
記入力レジスタとに保持された行列要素の優先度を比較
する比較手段と、上記シフトレジスタをシフトするシフ
ト制御手段を設け、上記シフトレジスタを循環させなが
ら、上記人力レジスタの行列要素の優先度と上記シフト
レジスタ出力段にシフトされた行列要素の優先度とを上
記比較手段により比較し、比較結果によって、シフトレ
ジスクの循環出力又は人力レジスタのいずれかをト記シ
フトレジスタの入力段に入力することにより、循環終了
時に上記シフトレジスタの出力段に優先度のもつとも高
い行列要素が位置するように制御したことを特徴とする
。

以下本発明の一実施例を第１図乃至第６図にもとづき説
明する。

第１図は本発明の待行列制御方式の原理を示すブ爾ツク
構成図，第２図は本発明の侍行列制御方式を使用した待
行列制御部とマイクロプロセッサ及び制御メモリとの関
係を示すもの，第３図は本発明の−実施例構成を示し，
第４図乃至第６図はその動作説明図である。

図中，１は入力レジスタ，２はマルチプレクサ３はシフ
トレジスタ部，４は比較回路，１０はマイクロプロセツ
ザ，１１は制御メモリ，１２は待行列制御部，１３は制
御メモリデータバス，１００は入カレジスタ，１０１乃
至１０４はレジスタ，１０５は出力レジスク，１０６は
識別レジスタ，１０８乃至１１３はＪＫフリツプ・フロ
ツブ，１１４及び１１５は比較回路，１１６−１乃至１
１６−１２はアンド回路，１１７はナンド回路，１１８
−１乃至１１８−３はアンド・オア・インバータ回路，
１１９−１及び１１９−２はアンド・オア回路，１２０
〜１乃至１２０−５はオア回路，１２１はノア回路、１
２２−１及び１２２−２はノット回路である。

第１図において，人カレジスタ１は新らたにエンキュー
すべき行列要素を一時保持するためのレジスタである。

この人力レジスタは行列要素識別情報保持部１ａと１憂
先度キー保持部１ｂとから構成される。

七記行列要素識別情報としては行列要素そのもの或るい
は主記憶装置等の別の場所に記憶されたポインタ等が使
用され，また優先度キーとしては行列要素の持つ優先度
を示すコードが用いられる。

マル千プレクザ２は比較同路４における比較結果により
シフトレジスタ部３への入力データを選択するものであ
る。

またシフトレジスタ部３は侍行列を形成するためのもの
であって，レジスタ３１，３２・・・３ｎにより構成さ
れている。

そして各段のレジスタ３１，３２・・・３ｎは，入カレ
ジスタ１と同様に，行列要素識別情報保持部３１ａ，３
２ａ・・・３ｎａと優先度キー保持部３ｌｂ，３２ｂ・
・・３ｎｂとにより構成されている。

比較回路４はシフトレジスク部３の最終段のレジスタ３
ｎにおける優先度キーａと，人カレジスタ１に入力され
た行列要素の優先度キーｂとを比較する比較回路である
。

このとき，上記優先度キーａがｂより高い場合には入力
レジスタ１に入力された行列要素はシフトレジスタ３に
人力されることなく，最終段のレジスタ３ｎの内容がマ
ルチブレクサ２を介してレジスタ３１にセットされ，シ
フトレジスタ３は全体として１ステップだけ図示右方向
にシフトされる。

この場合には次に該シフトの前に最終段の１つ前のレジ
スタ３（ｎ−１）に格納されていた内容がレジスタ３ｎ
にシフトされ，当該内容の優先度キーと入力レジスタ１
の優先度キーとが比較回路４によって比較されることと
なる。

しかし、上記レジスタ３ｎに格納されている内容の優先
度キーａよりも入カレジスタの内容の優先度キーｂが高
い場合，即ちｂ＞ａの場合には，人力レジスタ１の内容
がレジスタ３１にセットされる。

即ち，入力レジスタ１の内容の優先度キーは，レジスタ
３１，３２・・・３ｎの各内容の優先度キーと比較され
，優先度キーで与えられる優先順に対応した位置に入力
レジスタ１の内容が書込まれることとなる。

そして比較回路４及びマルチプレクサ２の動作により，
新らしく入力された行列要素の優先度さそれまで入力さ
れていた行列要素の優先度の順序が，最終段のレジスタ
３ｎのものがもつとも優先度が高く，以後順次前役にな
るにつれて優先度が低くなるような状態になるまで，シ
フトレジスタ部３がシフト動作される。

したがってこのシフトレジスタ部３から行列要素を取出
す場合には，最終段のレジスタ３ｎにもつとも優先順位
の高い行列要素が記入されていることになる。

それ故，データ処理のために優先順位の高いものから行
列要素を取出す場合には，シフトレジスタ３の最終段す
なわちレジスタ３ｎから常に取出すことができる。

勿論，最終段から行列要素が取出されたあとで，シフト
レジスタ３は１段分のシフト動作を行ない，再び残りの
行列要素の中で最優先度のものが最終段のレジスタ３ｎ
に保持されるようになる，第２図においてマイクロプロ
セッサ１０はマイクロプログラムによりデータ処理動作
を制御されるものであり，このマイクロプロセッサ１０
の外部レジスタとして侍行列制御部１２を使用した例を
示す。

マイクロプロセッサ１０は，上記待行列制御部１２に対
し侍行列を構成する行列要素ＥＱＤ，待行列のうちより
特定の行列要素を取出すための取出データＥＸＩＤ，ク
ロツクＣＬＫ，入力指＋ＥＱ，特定行列要素取出指令Ｅ
Ｘ，データ取出指令ＤＱ等を印加する。

これに対し待行列制御部１２からマイクロプロセッサ１
０に対しては，特定行列要素データＥＸＤ，取出データ
ＤＱ，ステイタス情報ＳＴＡＴＵＳ等が送出されてくる
。

この待行列制御部１２の詳細については第３図乃至第６
図にもとづき説明する。

第３図において，入カレジスタ１００は待行列に入力す
べき行列要素を保持するためのレジスタであり，またレ
ジスタ１０１乃至１０４は行列要素配列用のシフトレジ
スタであり，識別レジスタ１０６は上記レジスタ１０１
乃至１０４内のうちより指定された行列要素を検索する
ための識別情報を保持するものであり，出力レジスタ１
０５は該検索された行列要素を取出すためのものである
，そして上記人力レジスタ１００，レジスタ１０１乃至
１０４，出力レジスタ１０５において，斜線部１００ｂ
乃至１０５ｂは各行列要素の優先度キーを保持する部分
であり，Ｄフリツプフロツプ１０１ａ乃至１０４ａは各
々のシフトレジスタの各段に対応して，その段のデータ
が有効であることを示すフラグである。

またＤフリツプフロツプ１０５ａは検索が成功し取出す
べき行列要素が出カレジスタ１０５上にセットされてい
ることを示すフラグである。

また第４図及び第５図においてＱ，乃至Ｑ４の項に記載
している数字１乃至４はＱ１乃至Ｑ４として表示されて
いる行列要素の優先度キーを示し，同じく第６図におけ
る数字１′乃至３′は行列要素識別情報を示す。

そして上記優先度キーの優先順位は１＜２＜３＜４であ
る。

いま第３図及び第４図にもとづき優先度キー３の行列要
素を待行列に加える場合にえて説明する。

いま，第３図におけるレジスタ１０１は空いており，レ
ジスタ１０２には優先度キー１の行列要累が保持され，
レジスタ１０３には優先度キー２の行列要素が保持され
，レジスタ１０４には優先度キー４の行列要素が保持さ
れ，入力レジスタ１００には優先度キー３の行列要素が
保持されている。

いま，入カレジスタ１００に新らたに保持された行列要
素をレジスタ１０１乃至１０４に保持された行列要素（
レジスタ１０１は空いているが）より構成される待行列
に加えることを指令するためのエンキュー指令信号ＥＱ
が入力端子ＴＩ−４に印加されると，時刻ｔ。

において，ＪＫフリツブフロツプ１１３（図示左上部）
及びＪＫフリツプフロツプ１００ａが「１」を出力する
。

ＪＫフリツプフロツプ１１３の出力信号ＥＱＯＰである
「１」はオア回路１２１２を経由してアンド回路１１６
−１０に印加され，上記ＪＫフリツプフロツプ１１３の
Ｋ端子は「０」であり，インバータ１２２の出力は「１
」であるので，アント徊路１１６一１０は「１」を出力
する。

このためオア回路１２０−３も「１」を出力するので，
アンド回路１１６−１からは入力端子ＴＩ−５に伝達さ
れたクロツク信号ＣＬＫＩが出力し，アンド回路１１６
−５乃至１１６−８にこのクロツク信号ＣＬＫＩが印加
される。

一方比較回路１１５では入カレジスタ１００の優先度キ
ー保持部１００ｂに記入された優先度キーｂと，レジス
タ１０４の優先度キー保持部１０４ｂに記入された優先
度キーａとを比較するが，この場合ａ＝４，ｂ＝３であ
りｂ＞ａのため比較回路１１５は「０」を出力する。

一方レジスタ１０４には行列要素が記入されているので
，このときＤフリツプフロツプ１０４ａは「１」を出力
し，そのためインバータ１２２−２は「０」を出力する
。

それ故オア回路１２０−５は「０」を出力するので，ア
ンド回路１１６−２も「０」を出力する。

したがってアンド・オア・インバータ回路１１８−１乃
至１１８−３はその一方のアンド部分に「０」が入力さ
れる。

このとき人力端子ＴＩ−３には「０」が印加されており
ＪＫフリツプフロツプ１０８の出力は「０」となりアン
ド回路１１６１１も「０」を出力するためアンド回路１
１６−１２は「０」を出力する。

このためナンド回路１１７に「０」が入力され，同時に
上記アンド・オア・インバータ回路１１Ｂ−１乃至１１
８−３の他方のアンド部分にも「０」が入力されるので
，ナンド回路１１７，アンド・オア・インバータ回路ｉ
１ｓ−ｉ乃至１１Ｂ−３はいずれも「１」を出力するこ
とになる。

この結果第４図の期間Ｔ０においてアンド回路１１６−
５乃至１１６−８から上記クロツク信号ＣＬＫ．１に対
応したクロツク信号ＣＬＩ乃至ＣＬ４が各レジスタＱ，
乃至Ｑ４に印加され，これにより時刻ｔ１にて１段のシ
フト動作が生じ，レジスタ１０１にはレジスタ１０４に
記入されていた優先度キー４を有する行列要素が入力さ
れ，レジスタ１０３には優先度キー１を有する行列要素
が入力され，レジスタ１０４には優先度キー２を有する
行列要素が入力されるが，今度はレジスタ１０２が空に
なる。

そしてＪＫフリツプフロツプ１０９の出力Ｐ１が「１」
となる。

このシフト動作に際しては，上記の如くアンド回路１１
６−２が「０」を出力し，この結果インバータ１２２−
１が「１」を出力するので，アンド・オア回路１１９−
１の一方のアンドゲートがオン状態になり，レジスタ１
０４に記入されていた行列要素はこのオン状態にあるア
ンドゲートを通ってレジスタ１０１にシフトされること
になる。

次のクロツクＣＬＫ２が印加されるとき，ＪＫフリツプ
フロツプ１００ａは［−１」を出力しており，比較回路
１１５は，ａ＝２，ｂ＝３のためにその出力ＣＫは「１
」となり，この「１」がオア回路１２Ｌ５を経由してア
ンド回路１１６−２に印加される。

しかもＪＫフリツプフロツプ１１３の出力ＥＱＯＰも「
１」でありこれがまたアンド回路１１６−２に印加され
るので，該アンド回路１１６−２は「１」を出力し，こ
の「１」をアンド・オア・インバータ回路１１８−１乃
至１１８−３の一方のアンドゲートに印加する。

このときＪＫフリツプフロツプ１１０及び１１１の反転
出力「１」がアンド・オア・インバータ回路１１８−２
及び１１８−３の上記一方のアンドゲートに印加される
ので該アンド・オア・インバータ回路１１８−２及び１
１８−３は「０」を出力する。

しかしながらＪＫフリツプフロツプ１０９は「１」を出
力し，その反転出力「０」がアンド・オア・インバータ
回路１１８−１の上記一方のアンドゲートに印加され，
該アンド・オア・インバータ回路１１８−１の他方のア
ンドゲートには上記アンド回路１１６−１２から「０」
が印加されているので，今度はナンド回路１１７に加え
てアンド・オア・インバータ回路１１８−１も「１」を
出力する。

この結果，上記ク叱ンクＣＬＫ２に対応するクロツクが
，レジスタ１０１及び１０２にのみ印加され，今度はレ
ジスタ１０１に記入された優先度キー４を有する行列要
素がレジスタ１０２にシフトされる。

このときアンド・オア回路１１９−１の一方のアンド回
路はアンド回路１１６−２から印加された「１」により
オン状態にあるので，入カレジスタ１００に記入された
優先度キー３を有する行列要素がレジスタ１０１に伝達
されることになる。

そしてＪＫフリツプフロツプ１０９から出力される「１
」により，時刻ｔ２においてＪＫフリツプフロツプ１１
０の出力Ｐ２は「１」になる。

このときＪＫフリップフロツプ１００ａは，アンド回路
１１６−２からの出力「１」がそのＫ端子に印加されて
いるため，「０」を出力する。

更に期間Ｔ２においてクロツクＣＬＫ３が印加されると
き，比較回路１１５は，入カレジスタ１００に行列要素
が入力されていないのでその出力は「０」となり，オア
回路１２０−５の出力ＣＫも「０」となる。

したがってアンド回路１１６−２も出力「Ｏ」となりア
ンド・オア・インバータ回路１１Ｂ−１乃至１１Ｂ−３
の一方のアンドゲートの入力は「０」となる。

このときアンド回路１１６−１２の出力も「０」であり
，これがナンド回路１１１及び上記アンド・オア・イン
バータ回路１１Ｂ−１乃至１１８−３の他方のアンドゲ
ートに入力されることになる。

そしてこれらの結果ナンド回路１１７及びアンド・オア
・インバータ回路１１８−１乃至１１８−３はいずれも
「１」を出力するので，クロツクＣＬＫ３に対応したク
ロツクＣＬＩ乃至ＣＬ４がレジスタ１０１乃至１０４に
印加されてシフト動作が行なわれ，レジスタ１０１乃至
１０４には優先度キーがそれぞれ２，３，４，１の行列
要素が記入されることになる。

そしてＪ Ｋフリツプフロツプ１１０からの出力「１」
により時刻ｔ３においてＪＫフリツプフロツプ１１１の
出力Ｐ３はｒｌＪになる。

それから期間Ｔ３においてクロツクＣＬＫ４が印加され
るとき，上記クロツクＣＬＫ３の印加される場合と同様
にしてシフト動作が行なわれ時刻ｔ４においてレジスタ
１０１乃至１０４には優先度キーがそれぞれ１，２，３
，４の行列要素が記入されることになる。

このようにしてレジスタ１０１乃至１０４には，優先度
のもつとも大きいものがレジスタ１０４に記入され，以
下その優先度順にレジスタ１０３，１０２及び１０１に
順次記入された形の待行列をつくることになる。

そしてこの時刻一において，ＪＫフリツプフロツプ１１
１の出力「月により，ＪＫフリツプフロツプ１１２の出
力Ｐ４は「１」になる。

この出力Ｐ４が「１」になると，インバータ１２２の入
力に「１」が印加されることになるので，その出力は「
０」となりアンド回路１１６−１０は「０」を出力する
。

このとき入力端子ＴＩ−２及びＴＩ−３には入力信号は
印加されてなく，それ故オア回路１２０−１の出力も「
０」であり，また，アンド回路１１６−１２の出力も「
０」でありＤフリツプフロツプ１０５ａも出力「０」の
ためアンド回路１１６−９も「０」を出力している。

それ故オア回路１２０一３は「０」を出力し，アンド回
路１１６−１をオフ状態にするので，クロツクＣＬＫ５
はアンド回路１１６−５乃至１１６−８に印加されず，
シフト動作は停止されることになる。

このような状態において入力端子ＴＩ−２に，待行列に
おけるもつとも優先度の高い行列要素を取出すことを指
令するデキュー信号ＤＱが，第５図の時刻ｔ１０におい
て印加されるとき，第３図のオア回路１２０−１に出力
「１」が生じ，オア回路１２０−３がこれまた「１」を
出力し，アンド回路ｉ１６−１がオン状態になる。

このとき，比較回路１１４及び１１５はそれぞれ「０」
を出力するので，アンド回路１１６１２及びオア回路１
２０−５は，上記の如＜［０−１を出力する。

そしてまた上記デキュー信号ＤＱの印加によりノア回路
１２１は「０」を出力し，アンド・オア回路１１９−２
の一方のアンドゲートをオフ状態にし，Ｄフリツプフロ
ツプ１０４ａからの入力がＤフリツブフロツプ１０１ａ
に印加されることを阻止する。

そして，クロツクＣＬＫ．１０に対応してアンド回路１
１６−５乃至１１６−８から発生されたクロツクＣＬｉ
乃至ＣＬ４が各レジスタ１０１乃至１０４に印加される
ことにより，レジスタ１０４に保持された行列要素は出
力端子ＴＯ−７より出力デ一タＤＱＤとして取出され，
同時にレジスタ１０１乃至１０３に保持されていた行列
要素は次段にシフトされる。

この結果レジスタ１０１は空状態になる。

また各行列要素の優先度に無関係に特定の行列妥素を取
出す場合について，第３図及び第６図にもとづき説明す
る。

いま第６図に示す如く，レジスタ１０１は空状態にあり
，レジスタ１０２には識別情報１′の行列要素が保持さ
れ，レジスタ１０３には識別隋報２′の行列要素が保持
され，レジスタ１０４には識別情報３′の行列要素が保
持されている。

そしてこれらの各行列要素の優先妾はその数字の大きさ
に応じた高さをもつものとする。

いま識別情報２′の行列要素を取出す場合について説明
する。

先ず入力端子ＴＩ−２から取出すべき行列要素の上記識
別情報２′を印加し、これを識別レジスタ１０６に記入
する。

そして期間Ｔ２ｏにおいて，入力端子ＴＩ−３に特定行
列要素取出指令信号ＥＸを印加する。

これによりオア回路１２０−１は「１」を出力するので
，オア回路１２０−３も「１」を出力し，入力端子ＴＩ
−５に印加されたクロツクＣＬＫ２０がアンド回路１１
６−１から出力される。

このとき，第４図及び第５図に関して説明した如く，ナ
ンド回路１１７，アンド・オア・インバータ回路１１８
−１乃至１１８−３はいずれも「１」を出力しているの
で，アンド回路１１６−５乃至１１６−８は上記クロツ
クＣＬＫ２０に対応したクロツクＣＬＩ乃至ＣＬ４を出
力しレジスタ１０１乃至１０４に印加する。

これにより各レジスタ１０１乃至１０４は時刻ｔ１にお
いて１段シフトし，その結果各行列要素は期間に示す状
態に保持される。

そしてこのとき上記特定行列要素取出指今信号ＥＸにも
とづき，ＪＫフリツプフロツブ１０８の出力信号ＥＸＯ
Ｐは「１」となり，またＪＫフリツプフロツプ１０９の
出力信号Ｐ１も「１」となる。

この期間Ｔ２１において，レジスタ１０４に保持された
行列要素の識別情報２′と上記識別レジスク１０６に記
入された識別情報２′の一致が比較回路１１４にて確認
され，この結果該比較回路１１４から「１」が出力され
る。

このとき，上記ＪＫフリツプフロツプ１０８の出力「１
」にもとづきアンド回路１１６−１１も「１」を出力し
，かつレジスタ１０４に行列要素が保持されていること
を示すＤフリツブフロツプ１０４ａも「１」を出力する
ので，アンド回路１１６１２の出力ＣＩは「１」となり
，アンド回路１１６−３をオン状態にするとともにナン
ド回路１１７の一方の入力に１１」を印加する。

したがってクロツクＣＬＫ２１が印加されたとき該クロ
ツクＣＬＫ２１はアンド回路１１６−３を経由して出力
レジスタ１０５に印加されるので，シレジスタ１０４の
内容は出力レジスタ１０５に記入され，出力端子ＴＯ−
８からこれを取出すことができる。

このときＤフリツブフロツプ１０５ａの出力も「１」と
なり，上記出力レジスタ１０５に行列要素が保持されて
いることを示すことになる。

一方上記クロツクＣＬＫ２１が印加されたとき，ナンド
回路１１７の一方の入力には，上記の如く，アンド回路
１１６−１２の出力「１」が印加され，他方の入力には
ＪＫフリツプフワツプ１０９の出力「１」が印加されて
いるため，該ナンド回路１１Ｔ，は「０」を出力し，こ
の結果アンド回路１１６−５はオフ状態となりレジスク
１０１にクロツク信号は印加されない。

しかしながらアンド・オア・インバータ１１８−１乃至
１１８−３は「１」を出力しており，アンド回路１１６
−６乃至１１６−８，はオン状態にあるため，上記クロ
ツクＣＬＫ２１に応じたクロツクＣＬ２乃至ＣＬ４をレ
ジスタ１０２乃至１０４に印加することになりこの結果
，時刻ｔ２においてレジスタ１０２乃至１０４にシフト
動作が生じる。

このときレジスタ１０１は識別情報３′の行列要素が保
持された状態にあるので，期間Ｔ２２では，各レジスタ
１０１乃至１０４の状態は第６図に示す如きものとなる
。

この結果，比較回路１１４に入力されるレジスタ１０４
の識別情報１′は識別レジスタ１０６に保持された識別
情報２′と一致しないので，上記比較回路１１４は「０
」を出力することになる。

かくして，クロツクＣＬＫ２２及び２３が印加されたと
き，これらのクロックに応じて，ク叱ンクＣＬＩ乃至Ｃ
Ｌ４がレジスタ１０１乃至１０４に印加され，時刻ｔ２
３において１段シフトされ，期間Ｔ２３，Ｔ２４に示す
状態にシフトされる。

そして時刻１２４で今度はＪＫフリツプフロツプ１１２
の出力Ｐ４が「１」となり，ノア回路１２１の出力が「
０」となる。

これによりアンド・オア回路１１９−２の出力は「０」
となりクロツクＣＬＫ２４が印加されてレジスタ１０１
乃至１０４の保持内容が１段シフトされても，レジスタ
１０１の有効性を示すＤフリツブフロツブ１０１ａが「
０」出力状態になるためレジスタ１０１は空状態となり
，その結果時刻ｔ５において各レジスク１０１乃至１０
４は期間Ｔ２５に示す状態になる。

以上説明の如く，本発明によればシフトレジスタを使用
してこれを制御することにより，行列要素を新らたに待
行列に加える鵠合でも，また侍行列より行列要素を順次
または選択的に取出す場合でも非常に簡単にその操作を
行なうことができる。

したがって従来の如く各行列要素の配列操作のために数
多くの主記憶装置へのアクセスを大幅に削除することが
可能となる。

したがって比較的小容量の待行列制御の場合に，効率よ
くこれを行なうことができる。

しかも，またプロセッサ側からみれば，データを取出す
場合，そのシフトレジスタの最終段のみアクセスずれば
よいので，この点からも制御が容易になる。

【図面の簡単な説明】

第１図は本発明の待行列制御方式の原理を示すブロック
構成図，第２図は本発明の待行列制御方式を使用した待
行列制御部とマイクロプロセッサ及び制御メモリとの関
係を示すもの，第３図は本発明による待行列制御方式の
一実施例構成を示し，第４図乃至第６図はその動作説明
図である。 図中，１は入力レジスク，２はマルチプレクサ，３はシ
フトレジスタ部，４は比較回路，１０はマイク口プロセ
ッサ，１１は制御メモリ，１２は待行列制御部，１３は
制御メモリデータバス，１００は入カレジスタ，１０１
乃至１０４はレジスタ，１０５は出力レジスク，１０６
は識別レジスタ，１０８乃至１１３はＪＫフリツプフロ
ツプ，１１４及び１１５は比較回路，１１６−１乃至１
１６一１２はアンド回路，１１７はナンド回路，１１８
−１乃至１１８−３はアンド・オア・インバータ回路，
１１９−１及び１１９−２はアンド・オア回路，１２０
−１乃至１２０−５はオア回路，１２１はノア回路，１
２２−１及び１２２−２はノット回路をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ 処理されるべきデータ及びその処理優先度を示す情
   報を有する行列要素を複数個保持するとともにその優先
   順位にしたがって上記行列要素の配列を順次制御するよ
   うに構成された待行列制御装置において、上記行列要素
   が記入される複数のレジスタを有するシフトレジスタと
   、入力すべき行列要素が記入される入力レジスタと、上
   記シフトレジスタ出力段と上記入力レジスタとに保持さ
   れた行列要素の優先度を比較する比較手段と、上記シフ
   トレジスタをシフトするシフト制御手段を設け、上記シ
   フトレジスタを循環させながら、上記入力レジスタの行
   列要素の優先度と上記シフトレジスタ出力段にシフトさ
   れた行列要素の優先度とを七記比較手段により比較し、
   比較結果によってシフトレジスクの循環出力又は入力レ
   ジスタのいずれかを上記シフトレジスタの入力段に入力
   することにより、循環終了時に上記シフトレジスタの出
   力段に優先度のもつとも高い行列要素が位置するように
   制御したことを特徴とする待行列制御方式。