JPS581817B2 - 待行列制御方式 - Google Patents
待行列制御方式Info
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- JPS581817B2 JPS581817B2 JP54147963A JP14796379A JPS581817B2 JP S581817 B2 JPS581817 B2 JP S581817B2 JP 54147963 A JP54147963 A JP 54147963A JP 14796379 A JP14796379 A JP 14796379A JP S581817 B2 JPS581817 B2 JP S581817B2
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- JP
- Japan
- Prior art keywords
- register
- circuit
- input
- output
- queue
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
本発明は待行列制御方式に関するものであって、特にデ
ータ処理装置において比較的小規模の待行列を制御する
ために,シフトレジスタを使用することによりハードウ
エア処理によって処理効率を向−トさせるようにした待
行列制御方式に関する。
ータ処理装置において比較的小規模の待行列を制御する
ために,シフトレジスタを使用することによりハードウ
エア処理によって処理効率を向−トさせるようにした待
行列制御方式に関する。
多重処理状態下における各タスクからの処理要求の制御
や,主記憶装置のスペース管理や仮想記憶管理等,デー
タ処理装置の随所に於いて処理されるべきデータの如き
行列要素の列により構成される待行列を管理,制御する
ことが一般的に使用されている。
や,主記憶装置のスペース管理や仮想記憶管理等,デー
タ処理装置の随所に於いて処理されるべきデータの如き
行列要素の列により構成される待行列を管理,制御する
ことが一般的に使用されている。
このような待行列の制御は一般に中央処理装置の制御プ
ログラムによって行なわれる。
ログラムによって行なわれる。
この場合,待行列を構成している各行列要素は主記憶装
置上に記憶されており,待行列の形成状態即ち各行列要
素の持つ処理優先度に従った行列要素の配列は,この主
記憶装置上において各行列要素間をこれらの各行列要素
に含まれているポインタで接続することにより達成され
る。
置上に記憶されており,待行列の形成状態即ち各行列要
素の持つ処理優先度に従った行列要素の配列は,この主
記憶装置上において各行列要素間をこれらの各行列要素
に含まれているポインタで接続することにより達成され
る。
そしてこのような侍行列制御方式では,待行列を構成し
ている各行列要素の全てが主記憶装置上に展開されてい
るために,この待行列に対して新らたに印加された新行
列要素の接続が行なわれた場合には,上記新行列要素の
処理優先順位にもとづくその挿入位置の検索及びすでに
接続されている行列要素間の優先度の訂正を行なうため
に各行列要素をリンクしているポインタを使用して各行
列要素の持つ優先度を調べたり,ポインタの書替を行な
ったりする必要がある。
ている各行列要素の全てが主記憶装置上に展開されてい
るために,この待行列に対して新らたに印加された新行
列要素の接続が行なわれた場合には,上記新行列要素の
処理優先順位にもとづくその挿入位置の検索及びすでに
接続されている行列要素間の優先度の訂正を行なうため
に各行列要素をリンクしているポインタを使用して各行
列要素の持つ優先度を調べたり,ポインタの書替を行な
ったりする必要がある。
そしてこのために主記憶装置に対して多くのアクセスを
実行しなければならない。
実行しなければならない。
また待行列を構成している行列要素の処理を行なう場合
でも,同様にこの処理にもとづき残りの各行列要素の優
先度を調べてポインタを書替える必要がある。
でも,同様にこの処理にもとづき残りの各行列要素の優
先度を調べてポインタを書替える必要がある。
また各行列要素の優先度を変更したり,特定の行列要素
を削除するような場合もこれまた同様な処理が必要とな
り,主記憶装置に対するアクセスが多くなる。
を削除するような場合もこれまた同様な処理が必要とな
り,主記憶装置に対するアクセスが多くなる。
このように従来の侍行列制御方式では,行列要素を操作
するための制御プログラムのオーバヘッドが増加し,処
理効率の低下を招く恐れがある。
するための制御プログラムのオーバヘッドが増加し,処
理効率の低下を招く恐れがある。
しかも,最近におけるデータ処理システムにおける機能
分散化傾向に伴い,中央処理装置ばかりでなく,入出力
処理装置や通信制御処理装置等の下位装置においても待
行列制御機能を必要とする機会が増えつつある。
分散化傾向に伴い,中央処理装置ばかりでなく,入出力
処理装置や通信制御処理装置等の下位装置においても待
行列制御機能を必要とする機会が増えつつある。
したがって本発明は上記問題点を改善するとともに,上
記の如き下位装置においても使用できる優先度に従った
配列機能を有するハードウエアを有する待行列制御方式
を提供することを目的とするものであって,このために
本発明の待行列制御方式では,処理されるべきデータ及
びその処理優先度を示す情報を有する行列要素を複数個
保持するとともにその優先順位にしたがって上記行列要
素の配列を順次制御するように構成された待行列制御装
置において、上記行列要素が記入される複数のレジスタ
を有するシフトレジスタと、入力すべき行列要素が記入
される入力レジスタと、上記シフトレジスタ出力段と上
記入力レジスタとに保持された行列要素の優先度を比較
する比較手段と、上記シフトレジスタをシフトするシフ
ト制御手段を設け、上記シフトレジスタを循環させなが
ら、上記人力レジスタの行列要素の優先度と上記シフト
レジスタ出力段にシフトされた行列要素の優先度とを上
記比較手段により比較し、比較結果によって、シフトレ
ジスクの循環出力又は人力レジスタのいずれかをト記シ
フトレジスタの入力段に入力することにより、循環終了
時に上記シフトレジスタの出力段に優先度のもつとも高
い行列要素が位置するように制御したことを特徴とする
。
記の如き下位装置においても使用できる優先度に従った
配列機能を有するハードウエアを有する待行列制御方式
を提供することを目的とするものであって,このために
本発明の待行列制御方式では,処理されるべきデータ及
びその処理優先度を示す情報を有する行列要素を複数個
保持するとともにその優先順位にしたがって上記行列要
素の配列を順次制御するように構成された待行列制御装
置において、上記行列要素が記入される複数のレジスタ
を有するシフトレジスタと、入力すべき行列要素が記入
される入力レジスタと、上記シフトレジスタ出力段と上
記入力レジスタとに保持された行列要素の優先度を比較
する比較手段と、上記シフトレジスタをシフトするシフ
ト制御手段を設け、上記シフトレジスタを循環させなが
ら、上記人力レジスタの行列要素の優先度と上記シフト
レジスタ出力段にシフトされた行列要素の優先度とを上
記比較手段により比較し、比較結果によって、シフトレ
ジスクの循環出力又は人力レジスタのいずれかをト記シ
フトレジスタの入力段に入力することにより、循環終了
時に上記シフトレジスタの出力段に優先度のもつとも高
い行列要素が位置するように制御したことを特徴とする
。
以下本発明の一実施例を第1図乃至第6図にもとづき説
明する。
明する。
第1図は本発明の待行列制御方式の原理を示すブ爾ツク
構成図,第2図は本発明の侍行列制御方式を使用した待
行列制御部とマイクロプロセッサ及び制御メモリとの関
係を示すもの,第3図は本発明の−実施例構成を示し,
第4図乃至第6図はその動作説明図である。
構成図,第2図は本発明の侍行列制御方式を使用した待
行列制御部とマイクロプロセッサ及び制御メモリとの関
係を示すもの,第3図は本発明の−実施例構成を示し,
第4図乃至第6図はその動作説明図である。
図中,1は入力レジスタ,2はマルチプレクサ3はシフ
トレジスタ部,4は比較回路,10はマイクロプロセツ
ザ,11は制御メモリ,12は待行列制御部,13は制
御メモリデータバス,100は入カレジスタ,101乃
至104はレジスタ,105は出力レジスク,106は
識別レジスタ,108乃至113はJKフリツプ・フロ
ツブ,114及び115は比較回路,116−1乃至1
16−12はアンド回路,117はナンド回路,118
−1乃至118−3はアンド・オア・インバータ回路,
119−1及び119−2はアンド・オア回路,120
〜1乃至120−5はオア回路,121はノア回路、1
22−1及び122−2はノット回路である。
トレジスタ部,4は比較回路,10はマイクロプロセツ
ザ,11は制御メモリ,12は待行列制御部,13は制
御メモリデータバス,100は入カレジスタ,101乃
至104はレジスタ,105は出力レジスク,106は
識別レジスタ,108乃至113はJKフリツプ・フロ
ツブ,114及び115は比較回路,116−1乃至1
16−12はアンド回路,117はナンド回路,118
−1乃至118−3はアンド・オア・インバータ回路,
119−1及び119−2はアンド・オア回路,120
〜1乃至120−5はオア回路,121はノア回路、1
22−1及び122−2はノット回路である。
第1図において,人カレジスタ1は新らたにエンキュー
すべき行列要素を一時保持するためのレジスタである。
すべき行列要素を一時保持するためのレジスタである。
この人力レジスタは行列要素識別情報保持部1aと1憂
先度キー保持部1bとから構成される。
先度キー保持部1bとから構成される。
七記行列要素識別情報としては行列要素そのもの或るい
は主記憶装置等の別の場所に記憶されたポインタ等が使
用され,また優先度キーとしては行列要素の持つ優先度
を示すコードが用いられる。
は主記憶装置等の別の場所に記憶されたポインタ等が使
用され,また優先度キーとしては行列要素の持つ優先度
を示すコードが用いられる。
マル千プレクザ2は比較同路4における比較結果により
シフトレジスタ部3への入力データを選択するものであ
る。
シフトレジスタ部3への入力データを選択するものであ
る。
またシフトレジスタ部3は侍行列を形成するためのもの
であって,レジスタ31,32・・・3nにより構成さ
れている。
であって,レジスタ31,32・・・3nにより構成さ
れている。
そして各段のレジスタ31,32・・・3nは,入カレ
ジスタ1と同様に,行列要素識別情報保持部31a,3
2a・・・3naと優先度キー保持部3lb,32b・
・・3nbとにより構成されている。
ジスタ1と同様に,行列要素識別情報保持部31a,3
2a・・・3naと優先度キー保持部3lb,32b・
・・3nbとにより構成されている。
比較回路4はシフトレジスク部3の最終段のレジスタ3
nにおける優先度キーaと,人カレジスタ1に入力され
た行列要素の優先度キーbとを比較する比較回路である
。
nにおける優先度キーaと,人カレジスタ1に入力され
た行列要素の優先度キーbとを比較する比較回路である
。
このとき,上記優先度キーaがbより高い場合には入力
レジスタ1に入力された行列要素はシフトレジスタ3に
人力されることなく,最終段のレジスタ3nの内容がマ
ルチブレクサ2を介してレジスタ31にセットされ,シ
フトレジスタ3は全体として1ステップだけ図示右方向
にシフトされる。
レジスタ1に入力された行列要素はシフトレジスタ3に
人力されることなく,最終段のレジスタ3nの内容がマ
ルチブレクサ2を介してレジスタ31にセットされ,シ
フトレジスタ3は全体として1ステップだけ図示右方向
にシフトされる。
この場合には次に該シフトの前に最終段の1つ前のレジ
スタ3(n−1)に格納されていた内容がレジスタ3n
にシフトされ,当該内容の優先度キーと入力レジスタ1
の優先度キーとが比較回路4によって比較されることと
なる。
スタ3(n−1)に格納されていた内容がレジスタ3n
にシフトされ,当該内容の優先度キーと入力レジスタ1
の優先度キーとが比較回路4によって比較されることと
なる。
しかし、上記レジスタ3nに格納されている内容の優先
度キーaよりも入カレジスタの内容の優先度キーbが高
い場合,即ちb>aの場合には,人力レジスタ1の内容
がレジスタ31にセットされる。
度キーaよりも入カレジスタの内容の優先度キーbが高
い場合,即ちb>aの場合には,人力レジスタ1の内容
がレジスタ31にセットされる。
即ち,入力レジスタ1の内容の優先度キーは,レジスタ
31,32・・・3nの各内容の優先度キーと比較され
,優先度キーで与えられる優先順に対応した位置に入力
レジスタ1の内容が書込まれることとなる。
31,32・・・3nの各内容の優先度キーと比較され
,優先度キーで与えられる優先順に対応した位置に入力
レジスタ1の内容が書込まれることとなる。
そして比較回路4及びマルチプレクサ2の動作により,
新らしく入力された行列要素の優先度さそれまで入力さ
れていた行列要素の優先度の順序が,最終段のレジスタ
3nのものがもつとも優先度が高く,以後順次前役にな
るにつれて優先度が低くなるような状態になるまで,シ
フトレジスタ部3がシフト動作される。
新らしく入力された行列要素の優先度さそれまで入力さ
れていた行列要素の優先度の順序が,最終段のレジスタ
3nのものがもつとも優先度が高く,以後順次前役にな
るにつれて優先度が低くなるような状態になるまで,シ
フトレジスタ部3がシフト動作される。
したがってこのシフトレジスタ部3から行列要素を取出
す場合には,最終段のレジスタ3nにもつとも優先順位
の高い行列要素が記入されていることになる。
す場合には,最終段のレジスタ3nにもつとも優先順位
の高い行列要素が記入されていることになる。
それ故,データ処理のために優先順位の高いものから行
列要素を取出す場合には,シフトレジスタ3の最終段す
なわちレジスタ3nから常に取出すことができる。
列要素を取出す場合には,シフトレジスタ3の最終段す
なわちレジスタ3nから常に取出すことができる。
勿論,最終段から行列要素が取出されたあとで,シフト
レジスタ3は1段分のシフト動作を行ない,再び残りの
行列要素の中で最優先度のものが最終段のレジスタ3n
に保持されるようになる,第2図においてマイクロプロ
セッサ10はマイクロプログラムによりデータ処理動作
を制御されるものであり,このマイクロプロセッサ10
の外部レジスタとして侍行列制御部12を使用した例を
示す。
レジスタ3は1段分のシフト動作を行ない,再び残りの
行列要素の中で最優先度のものが最終段のレジスタ3n
に保持されるようになる,第2図においてマイクロプロ
セッサ10はマイクロプログラムによりデータ処理動作
を制御されるものであり,このマイクロプロセッサ10
の外部レジスタとして侍行列制御部12を使用した例を
示す。
マイクロプロセッサ10は,上記待行列制御部12に対
し侍行列を構成する行列要素EQD,待行列のうちより
特定の行列要素を取出すための取出データEXID,ク
ロツクCLK,入力指+EQ,特定行列要素取出指令E
X,データ取出指令DQ等を印加する。
し侍行列を構成する行列要素EQD,待行列のうちより
特定の行列要素を取出すための取出データEXID,ク
ロツクCLK,入力指+EQ,特定行列要素取出指令E
X,データ取出指令DQ等を印加する。
これに対し待行列制御部12からマイクロプロセッサ1
0に対しては,特定行列要素データEXD,取出データ
DQ,ステイタス情報STATUS等が送出されてくる
。
0に対しては,特定行列要素データEXD,取出データ
DQ,ステイタス情報STATUS等が送出されてくる
。
この待行列制御部12の詳細については第3図乃至第6
図にもとづき説明する。
図にもとづき説明する。
第3図において,入カレジスタ100は待行列に入力す
べき行列要素を保持するためのレジスタであり,またレ
ジスタ101乃至104は行列要素配列用のシフトレジ
スタであり,識別レジスタ106は上記レジスタ101
乃至104内のうちより指定された行列要素を検索する
ための識別情報を保持するものであり,出力レジスタ1
05は該検索された行列要素を取出すためのものである
,そして上記人力レジスタ100,レジスタ101乃至
104,出力レジスタ105において,斜線部100b
乃至105bは各行列要素の優先度キーを保持する部分
であり,Dフリツプフロツプ101a乃至104aは各
々のシフトレジスタの各段に対応して,その段のデータ
が有効であることを示すフラグである。
べき行列要素を保持するためのレジスタであり,またレ
ジスタ101乃至104は行列要素配列用のシフトレジ
スタであり,識別レジスタ106は上記レジスタ101
乃至104内のうちより指定された行列要素を検索する
ための識別情報を保持するものであり,出力レジスタ1
05は該検索された行列要素を取出すためのものである
,そして上記人力レジスタ100,レジスタ101乃至
104,出力レジスタ105において,斜線部100b
乃至105bは各行列要素の優先度キーを保持する部分
であり,Dフリツプフロツプ101a乃至104aは各
々のシフトレジスタの各段に対応して,その段のデータ
が有効であることを示すフラグである。
またDフリツプフロツプ105aは検索が成功し取出す
べき行列要素が出カレジスタ105上にセットされてい
ることを示すフラグである。
べき行列要素が出カレジスタ105上にセットされてい
ることを示すフラグである。
また第4図及び第5図においてQ,乃至Q4の項に記載
している数字1乃至4はQ1乃至Q4として表示されて
いる行列要素の優先度キーを示し,同じく第6図におけ
る数字1′乃至3′は行列要素識別情報を示す。
している数字1乃至4はQ1乃至Q4として表示されて
いる行列要素の優先度キーを示し,同じく第6図におけ
る数字1′乃至3′は行列要素識別情報を示す。
そして上記優先度キーの優先順位は1<2<3<4であ
る。
る。
いま第3図及び第4図にもとづき優先度キー3の行列要
素を待行列に加える場合にえて説明する。
素を待行列に加える場合にえて説明する。
いま,第3図におけるレジスタ101は空いており,レ
ジスタ102には優先度キー1の行列要累が保持され,
レジスタ103には優先度キー2の行列要素が保持され
,レジスタ104には優先度キー4の行列要素が保持さ
れ,入力レジスタ100には優先度キー3の行列要素が
保持されている。
ジスタ102には優先度キー1の行列要累が保持され,
レジスタ103には優先度キー2の行列要素が保持され
,レジスタ104には優先度キー4の行列要素が保持さ
れ,入力レジスタ100には優先度キー3の行列要素が
保持されている。
いま,入カレジスタ100に新らたに保持された行列要
素をレジスタ101乃至104に保持された行列要素(
レジスタ101は空いているが)より構成される待行列
に加えることを指令するためのエンキュー指令信号EQ
が入力端子TI−4に印加されると,時刻t。
素をレジスタ101乃至104に保持された行列要素(
レジスタ101は空いているが)より構成される待行列
に加えることを指令するためのエンキュー指令信号EQ
が入力端子TI−4に印加されると,時刻t。
において,JKフリツブフロツプ113(図示左上部)
及びJKフリツプフロツプ100aが「1」を出力する
。
及びJKフリツプフロツプ100aが「1」を出力する
。
JKフリツプフロツプ113の出力信号EQOPである
「1」はオア回路1212を経由してアンド回路116
−10に印加され,上記JKフリツプフロツプ113の
K端子は「0」であり,インバータ122の出力は「1
」であるので,アント徊路116一10は「1」を出力
する。
「1」はオア回路1212を経由してアンド回路116
−10に印加され,上記JKフリツプフロツプ113の
K端子は「0」であり,インバータ122の出力は「1
」であるので,アント徊路116一10は「1」を出力
する。
このためオア回路120−3も「1」を出力するので,
アンド回路116−1からは入力端子TI−5に伝達さ
れたクロツク信号CLKIが出力し,アンド回路116
−5乃至116−8にこのクロツク信号CLKIが印加
される。
アンド回路116−1からは入力端子TI−5に伝達さ
れたクロツク信号CLKIが出力し,アンド回路116
−5乃至116−8にこのクロツク信号CLKIが印加
される。
一方比較回路115では入カレジスタ100の優先度キ
ー保持部100bに記入された優先度キーbと,レジス
タ104の優先度キー保持部104bに記入された優先
度キーaとを比較するが,この場合a=4,b=3であ
りb>aのため比較回路115は「0」を出力する。
ー保持部100bに記入された優先度キーbと,レジス
タ104の優先度キー保持部104bに記入された優先
度キーaとを比較するが,この場合a=4,b=3であ
りb>aのため比較回路115は「0」を出力する。
一方レジスタ104には行列要素が記入されているので
,このときDフリツプフロツプ104aは「1」を出力
し,そのためインバータ122−2は「0」を出力する
。
,このときDフリツプフロツプ104aは「1」を出力
し,そのためインバータ122−2は「0」を出力する
。
それ故オア回路120−5は「0」を出力するので,ア
ンド回路116−2も「0」を出力する。
ンド回路116−2も「0」を出力する。
したがってアンド・オア・インバータ回路118−1乃
至118−3はその一方のアンド部分に「0」が入力さ
れる。
至118−3はその一方のアンド部分に「0」が入力さ
れる。
このとき人力端子TI−3には「0」が印加されており
JKフリツプフロツプ108の出力は「0」となりアン
ド回路11611も「0」を出力するためアンド回路1
16−12は「0」を出力する。
JKフリツプフロツプ108の出力は「0」となりアン
ド回路11611も「0」を出力するためアンド回路1
16−12は「0」を出力する。
このためナンド回路117に「0」が入力され,同時に
上記アンド・オア・インバータ回路11B−1乃至11
8−3の他方のアンド部分にも「0」が入力されるので
,ナンド回路117,アンド・オア・インバータ回路i
1s−i乃至11B−3はいずれも「1」を出力するこ
とになる。
上記アンド・オア・インバータ回路11B−1乃至11
8−3の他方のアンド部分にも「0」が入力されるので
,ナンド回路117,アンド・オア・インバータ回路i
1s−i乃至11B−3はいずれも「1」を出力するこ
とになる。
この結果第4図の期間T0においてアンド回路116−
5乃至116−8から上記クロツク信号CLK.1に対
応したクロツク信号CLI乃至CL4が各レジスタQ,
乃至Q4に印加され,これにより時刻t1にて1段のシ
フト動作が生じ,レジスタ101にはレジスタ104に
記入されていた優先度キー4を有する行列要素が入力さ
れ,レジスタ103には優先度キー1を有する行列要素
が入力され,レジスタ104には優先度キー2を有する
行列要素が入力されるが,今度はレジスタ102が空に
なる。
5乃至116−8から上記クロツク信号CLK.1に対
応したクロツク信号CLI乃至CL4が各レジスタQ,
乃至Q4に印加され,これにより時刻t1にて1段のシ
フト動作が生じ,レジスタ101にはレジスタ104に
記入されていた優先度キー4を有する行列要素が入力さ
れ,レジスタ103には優先度キー1を有する行列要素
が入力され,レジスタ104には優先度キー2を有する
行列要素が入力されるが,今度はレジスタ102が空に
なる。
そしてJKフリツプフロツプ109の出力P1が「1」
となる。
となる。
このシフト動作に際しては,上記の如くアンド回路11
6−2が「0」を出力し,この結果インバータ122−
1が「1」を出力するので,アンド・オア回路119−
1の一方のアンドゲートがオン状態になり,レジスタ1
04に記入されていた行列要素はこのオン状態にあるア
ンドゲートを通ってレジスタ101にシフトされること
になる。
6−2が「0」を出力し,この結果インバータ122−
1が「1」を出力するので,アンド・オア回路119−
1の一方のアンドゲートがオン状態になり,レジスタ1
04に記入されていた行列要素はこのオン状態にあるア
ンドゲートを通ってレジスタ101にシフトされること
になる。
次のクロツクCLK2が印加されるとき,JKフリツプ
フロツプ100aは[−1」を出力しており,比較回路
115は,a=2,b=3のためにその出力CKは「1
」となり,この「1」がオア回路12L5を経由してア
ンド回路116−2に印加される。
フロツプ100aは[−1」を出力しており,比較回路
115は,a=2,b=3のためにその出力CKは「1
」となり,この「1」がオア回路12L5を経由してア
ンド回路116−2に印加される。
しかもJKフリツプフロツプ113の出力EQOPも「
1」でありこれがまたアンド回路116−2に印加され
るので,該アンド回路116−2は「1」を出力し,こ
の「1」をアンド・オア・インバータ回路118−1乃
至118−3の一方のアンドゲートに印加する。
1」でありこれがまたアンド回路116−2に印加され
るので,該アンド回路116−2は「1」を出力し,こ
の「1」をアンド・オア・インバータ回路118−1乃
至118−3の一方のアンドゲートに印加する。
このときJKフリツプフロツプ110及び111の反転
出力「1」がアンド・オア・インバータ回路118−2
及び118−3の上記一方のアンドゲートに印加される
ので該アンド・オア・インバータ回路118−2及び1
18−3は「0」を出力する。
出力「1」がアンド・オア・インバータ回路118−2
及び118−3の上記一方のアンドゲートに印加される
ので該アンド・オア・インバータ回路118−2及び1
18−3は「0」を出力する。
しかしながらJKフリツプフロツプ109は「1」を出
力し,その反転出力「0」がアンド・オア・インバータ
回路118−1の上記一方のアンドゲートに印加され,
該アンド・オア・インバータ回路118−1の他方のア
ンドゲートには上記アンド回路116−12から「0」
が印加されているので,今度はナンド回路117に加え
てアンド・オア・インバータ回路118−1も「1」を
出力する。
力し,その反転出力「0」がアンド・オア・インバータ
回路118−1の上記一方のアンドゲートに印加され,
該アンド・オア・インバータ回路118−1の他方のア
ンドゲートには上記アンド回路116−12から「0」
が印加されているので,今度はナンド回路117に加え
てアンド・オア・インバータ回路118−1も「1」を
出力する。
この結果,上記ク叱ンクCLK2に対応するクロツクが
,レジスタ101及び102にのみ印加され,今度はレ
ジスタ101に記入された優先度キー4を有する行列要
素がレジスタ102にシフトされる。
,レジスタ101及び102にのみ印加され,今度はレ
ジスタ101に記入された優先度キー4を有する行列要
素がレジスタ102にシフトされる。
このときアンド・オア回路119−1の一方のアンド回
路はアンド回路116−2から印加された「1」により
オン状態にあるので,入カレジスタ100に記入された
優先度キー3を有する行列要素がレジスタ101に伝達
されることになる。
路はアンド回路116−2から印加された「1」により
オン状態にあるので,入カレジスタ100に記入された
優先度キー3を有する行列要素がレジスタ101に伝達
されることになる。
そしてJKフリツプフロツプ109から出力される「1
」により,時刻t2においてJKフリツプフロツプ11
0の出力P2は「1」になる。
」により,時刻t2においてJKフリツプフロツプ11
0の出力P2は「1」になる。
このときJKフリップフロツプ100aは,アンド回路
116−2からの出力「1」がそのK端子に印加されて
いるため,「0」を出力する。
116−2からの出力「1」がそのK端子に印加されて
いるため,「0」を出力する。
更に期間T2においてクロツクCLK3が印加されると
き,比較回路115は,入カレジスタ100に行列要素
が入力されていないのでその出力は「0」となり,オア
回路120−5の出力CKも「0」となる。
き,比較回路115は,入カレジスタ100に行列要素
が入力されていないのでその出力は「0」となり,オア
回路120−5の出力CKも「0」となる。
したがってアンド回路116−2も出力「O」となりア
ンド・オア・インバータ回路11B−1乃至11B−3
の一方のアンドゲートの入力は「0」となる。
ンド・オア・インバータ回路11B−1乃至11B−3
の一方のアンドゲートの入力は「0」となる。
このときアンド回路116−12の出力も「0」であり
,これがナンド回路111及び上記アンド・オア・イン
バータ回路11B−1乃至118−3の他方のアンドゲ
ートに入力されることになる。
,これがナンド回路111及び上記アンド・オア・イン
バータ回路11B−1乃至118−3の他方のアンドゲ
ートに入力されることになる。
そしてこれらの結果ナンド回路117及びアンド・オア
・インバータ回路118−1乃至118−3はいずれも
「1」を出力するので,クロツクCLK3に対応したク
ロツクCLI乃至CL4がレジスタ101乃至104に
印加されてシフト動作が行なわれ,レジスタ101乃至
104には優先度キーがそれぞれ2,3,4,1の行列
要素が記入されることになる。
・インバータ回路118−1乃至118−3はいずれも
「1」を出力するので,クロツクCLK3に対応したク
ロツクCLI乃至CL4がレジスタ101乃至104に
印加されてシフト動作が行なわれ,レジスタ101乃至
104には優先度キーがそれぞれ2,3,4,1の行列
要素が記入されることになる。
そしてJ Kフリツプフロツプ110からの出力「1」
により時刻t3においてJKフリツプフロツプ111の
出力P3はrlJになる。
により時刻t3においてJKフリツプフロツプ111の
出力P3はrlJになる。
それから期間T3においてクロツクCLK4が印加され
るとき,上記クロツクCLK3の印加される場合と同様
にしてシフト動作が行なわれ時刻t4においてレジスタ
101乃至104には優先度キーがそれぞれ1,2,3
,4の行列要素が記入されることになる。
るとき,上記クロツクCLK3の印加される場合と同様
にしてシフト動作が行なわれ時刻t4においてレジスタ
101乃至104には優先度キーがそれぞれ1,2,3
,4の行列要素が記入されることになる。
このようにしてレジスタ101乃至104には,優先度
のもつとも大きいものがレジスタ104に記入され,以
下その優先度順にレジスタ103,102及び101に
順次記入された形の待行列をつくることになる。
のもつとも大きいものがレジスタ104に記入され,以
下その優先度順にレジスタ103,102及び101に
順次記入された形の待行列をつくることになる。
そしてこの時刻一において,JKフリツプフロツプ11
1の出力「月により,JKフリツプフロツプ112の出
力P4は「1」になる。
1の出力「月により,JKフリツプフロツプ112の出
力P4は「1」になる。
この出力P4が「1」になると,インバータ122の入
力に「1」が印加されることになるので,その出力は「
0」となりアンド回路116−10は「0」を出力する
。
力に「1」が印加されることになるので,その出力は「
0」となりアンド回路116−10は「0」を出力する
。
このとき入力端子TI−2及びTI−3には入力信号は
印加されてなく,それ故オア回路120−1の出力も「
0」であり,また,アンド回路116−12の出力も「
0」でありDフリツプフロツプ105aも出力「0」の
ためアンド回路116−9も「0」を出力している。
印加されてなく,それ故オア回路120−1の出力も「
0」であり,また,アンド回路116−12の出力も「
0」でありDフリツプフロツプ105aも出力「0」の
ためアンド回路116−9も「0」を出力している。
それ故オア回路120一3は「0」を出力し,アンド回
路116−1をオフ状態にするので,クロツクCLK5
はアンド回路116−5乃至116−8に印加されず,
シフト動作は停止されることになる。
路116−1をオフ状態にするので,クロツクCLK5
はアンド回路116−5乃至116−8に印加されず,
シフト動作は停止されることになる。
このような状態において入力端子TI−2に,待行列に
おけるもつとも優先度の高い行列要素を取出すことを指
令するデキュー信号DQが,第5図の時刻t10におい
て印加されるとき,第3図のオア回路120−1に出力
「1」が生じ,オア回路120−3がこれまた「1」を
出力し,アンド回路i16−1がオン状態になる。
おけるもつとも優先度の高い行列要素を取出すことを指
令するデキュー信号DQが,第5図の時刻t10におい
て印加されるとき,第3図のオア回路120−1に出力
「1」が生じ,オア回路120−3がこれまた「1」を
出力し,アンド回路i16−1がオン状態になる。
このとき,比較回路114及び115はそれぞれ「0」
を出力するので,アンド回路11612及びオア回路1
20−5は,上記の如<[0−1を出力する。
を出力するので,アンド回路11612及びオア回路1
20−5は,上記の如<[0−1を出力する。
そしてまた上記デキュー信号DQの印加によりノア回路
121は「0」を出力し,アンド・オア回路119−2
の一方のアンドゲートをオフ状態にし,Dフリツプフロ
ツプ104aからの入力がDフリツブフロツプ101a
に印加されることを阻止する。
121は「0」を出力し,アンド・オア回路119−2
の一方のアンドゲートをオフ状態にし,Dフリツプフロ
ツプ104aからの入力がDフリツブフロツプ101a
に印加されることを阻止する。
そして,クロツクCLK.10に対応してアンド回路1
16−5乃至116−8から発生されたクロツクCLi
乃至CL4が各レジスタ101乃至104に印加される
ことにより,レジスタ104に保持された行列要素は出
力端子TO−7より出力デ一タDQDとして取出され,
同時にレジスタ101乃至103に保持されていた行列
要素は次段にシフトされる。
16−5乃至116−8から発生されたクロツクCLi
乃至CL4が各レジスタ101乃至104に印加される
ことにより,レジスタ104に保持された行列要素は出
力端子TO−7より出力デ一タDQDとして取出され,
同時にレジスタ101乃至103に保持されていた行列
要素は次段にシフトされる。
この結果レジスタ101は空状態になる。
また各行列要素の優先度に無関係に特定の行列妥素を取
出す場合について,第3図及び第6図にもとづき説明す
る。
出す場合について,第3図及び第6図にもとづき説明す
る。
いま第6図に示す如く,レジスタ101は空状態にあり
,レジスタ102には識別情報1′の行列要素が保持さ
れ,レジスタ103には識別隋報2′の行列要素が保持
され,レジスタ104には識別情報3′の行列要素が保
持されている。
,レジスタ102には識別情報1′の行列要素が保持さ
れ,レジスタ103には識別隋報2′の行列要素が保持
され,レジスタ104には識別情報3′の行列要素が保
持されている。
そしてこれらの各行列要素の優先妾はその数字の大きさ
に応じた高さをもつものとする。
に応じた高さをもつものとする。
いま識別情報2′の行列要素を取出す場合について説明
する。
する。
先ず入力端子TI−2から取出すべき行列要素の上記識
別情報2′を印加し、これを識別レジスタ106に記入
する。
別情報2′を印加し、これを識別レジスタ106に記入
する。
そして期間T2oにおいて,入力端子TI−3に特定行
列要素取出指令信号EXを印加する。
列要素取出指令信号EXを印加する。
これによりオア回路120−1は「1」を出力するので
,オア回路120−3も「1」を出力し,入力端子TI
−5に印加されたクロツクCLK20がアンド回路11
6−1から出力される。
,オア回路120−3も「1」を出力し,入力端子TI
−5に印加されたクロツクCLK20がアンド回路11
6−1から出力される。
このとき,第4図及び第5図に関して説明した如く,ナ
ンド回路117,アンド・オア・インバータ回路118
−1乃至118−3はいずれも「1」を出力しているの
で,アンド回路116−5乃至116−8は上記クロツ
クCLK20に対応したクロツクCLI乃至CL4を出
力しレジスタ101乃至104に印加する。
ンド回路117,アンド・オア・インバータ回路118
−1乃至118−3はいずれも「1」を出力しているの
で,アンド回路116−5乃至116−8は上記クロツ
クCLK20に対応したクロツクCLI乃至CL4を出
力しレジスタ101乃至104に印加する。
これにより各レジスタ101乃至104は時刻t1にお
いて1段シフトし,その結果各行列要素は期間に示す状
態に保持される。
いて1段シフトし,その結果各行列要素は期間に示す状
態に保持される。
そしてこのとき上記特定行列要素取出指今信号EXにも
とづき,JKフリツプフロツブ108の出力信号EXO
Pは「1」となり,またJKフリツプフロツプ109の
出力信号P1も「1」となる。
とづき,JKフリツプフロツブ108の出力信号EXO
Pは「1」となり,またJKフリツプフロツプ109の
出力信号P1も「1」となる。
この期間T21において,レジスタ104に保持された
行列要素の識別情報2′と上記識別レジスク106に記
入された識別情報2′の一致が比較回路114にて確認
され,この結果該比較回路114から「1」が出力され
る。
行列要素の識別情報2′と上記識別レジスク106に記
入された識別情報2′の一致が比較回路114にて確認
され,この結果該比較回路114から「1」が出力され
る。
このとき,上記JKフリツプフロツプ108の出力「1
」にもとづきアンド回路116−11も「1」を出力し
,かつレジスタ104に行列要素が保持されていること
を示すDフリツブフロツプ104aも「1」を出力する
ので,アンド回路11612の出力CIは「1」となり
,アンド回路116−3をオン状態にするとともにナン
ド回路117の一方の入力に11」を印加する。
」にもとづきアンド回路116−11も「1」を出力し
,かつレジスタ104に行列要素が保持されていること
を示すDフリツブフロツプ104aも「1」を出力する
ので,アンド回路11612の出力CIは「1」となり
,アンド回路116−3をオン状態にするとともにナン
ド回路117の一方の入力に11」を印加する。
したがってクロツクCLK21が印加されたとき該クロ
ツクCLK21はアンド回路116−3を経由して出力
レジスタ105に印加されるので,シレジスタ104の
内容は出力レジスタ105に記入され,出力端子TO−
8からこれを取出すことができる。
ツクCLK21はアンド回路116−3を経由して出力
レジスタ105に印加されるので,シレジスタ104の
内容は出力レジスタ105に記入され,出力端子TO−
8からこれを取出すことができる。
このときDフリツブフロツプ105aの出力も「1」と
なり,上記出力レジスタ105に行列要素が保持されて
いることを示すことになる。
なり,上記出力レジスタ105に行列要素が保持されて
いることを示すことになる。
一方上記クロツクCLK21が印加されたとき,ナンド
回路117の一方の入力には,上記の如く,アンド回路
116−12の出力「1」が印加され,他方の入力には
JKフリツプフワツプ109の出力「1」が印加されて
いるため,該ナンド回路11T,は「0」を出力し,こ
の結果アンド回路116−5はオフ状態となりレジスク
101にクロツク信号は印加されない。
回路117の一方の入力には,上記の如く,アンド回路
116−12の出力「1」が印加され,他方の入力には
JKフリツプフワツプ109の出力「1」が印加されて
いるため,該ナンド回路11T,は「0」を出力し,こ
の結果アンド回路116−5はオフ状態となりレジスク
101にクロツク信号は印加されない。
しかしながらアンド・オア・インバータ118−1乃至
118−3は「1」を出力しており,アンド回路116
−6乃至116−8,はオン状態にあるため,上記クロ
ツクCLK21に応じたクロツクCL2乃至CL4をレ
ジスタ102乃至104に印加することになりこの結果
,時刻t2においてレジスタ102乃至104にシフト
動作が生じる。
118−3は「1」を出力しており,アンド回路116
−6乃至116−8,はオン状態にあるため,上記クロ
ツクCLK21に応じたクロツクCL2乃至CL4をレ
ジスタ102乃至104に印加することになりこの結果
,時刻t2においてレジスタ102乃至104にシフト
動作が生じる。
このときレジスタ101は識別情報3′の行列要素が保
持された状態にあるので,期間T22では,各レジスタ
101乃至104の状態は第6図に示す如きものとなる
。
持された状態にあるので,期間T22では,各レジスタ
101乃至104の状態は第6図に示す如きものとなる
。
この結果,比較回路114に入力されるレジスタ104
の識別情報1′は識別レジスタ106に保持された識別
情報2′と一致しないので,上記比較回路114は「0
」を出力することになる。
の識別情報1′は識別レジスタ106に保持された識別
情報2′と一致しないので,上記比較回路114は「0
」を出力することになる。
かくして,クロツクCLK22及び23が印加されたと
き,これらのクロックに応じて,ク叱ンクCLI乃至C
L4がレジスタ101乃至104に印加され,時刻t2
3において1段シフトされ,期間T23,T24に示す
状態にシフトされる。
き,これらのクロックに応じて,ク叱ンクCLI乃至C
L4がレジスタ101乃至104に印加され,時刻t2
3において1段シフトされ,期間T23,T24に示す
状態にシフトされる。
そして時刻124で今度はJKフリツプフロツプ112
の出力P4が「1」となり,ノア回路121の出力が「
0」となる。
の出力P4が「1」となり,ノア回路121の出力が「
0」となる。
これによりアンド・オア回路119−2の出力は「0」
となりクロツクCLK24が印加されてレジスタ101
乃至104の保持内容が1段シフトされても,レジスタ
101の有効性を示すDフリツブフロツブ101aが「
0」出力状態になるためレジスタ101は空状態となり
,その結果時刻t5において各レジスク101乃至10
4は期間T25に示す状態になる。
となりクロツクCLK24が印加されてレジスタ101
乃至104の保持内容が1段シフトされても,レジスタ
101の有効性を示すDフリツブフロツブ101aが「
0」出力状態になるためレジスタ101は空状態となり
,その結果時刻t5において各レジスク101乃至10
4は期間T25に示す状態になる。
以上説明の如く,本発明によればシフトレジスタを使用
してこれを制御することにより,行列要素を新らたに待
行列に加える鵠合でも,また侍行列より行列要素を順次
または選択的に取出す場合でも非常に簡単にその操作を
行なうことができる。
してこれを制御することにより,行列要素を新らたに待
行列に加える鵠合でも,また侍行列より行列要素を順次
または選択的に取出す場合でも非常に簡単にその操作を
行なうことができる。
したがって従来の如く各行列要素の配列操作のために数
多くの主記憶装置へのアクセスを大幅に削除することが
可能となる。
多くの主記憶装置へのアクセスを大幅に削除することが
可能となる。
したがって比較的小容量の待行列制御の場合に,効率よ
くこれを行なうことができる。
くこれを行なうことができる。
しかも,またプロセッサ側からみれば,データを取出す
場合,そのシフトレジスタの最終段のみアクセスずれば
よいので,この点からも制御が容易になる。
場合,そのシフトレジスタの最終段のみアクセスずれば
よいので,この点からも制御が容易になる。
第1図は本発明の待行列制御方式の原理を示すブロック
構成図,第2図は本発明の待行列制御方式を使用した待
行列制御部とマイクロプロセッサ及び制御メモリとの関
係を示すもの,第3図は本発明による待行列制御方式の
一実施例構成を示し,第4図乃至第6図はその動作説明
図である。 図中,1は入力レジスク,2はマルチプレクサ,3はシ
フトレジスタ部,4は比較回路,10はマイク口プロセ
ッサ,11は制御メモリ,12は待行列制御部,13は
制御メモリデータバス,100は入カレジスタ,101
乃至104はレジスタ,105は出力レジスク,106
は識別レジスタ,108乃至113はJKフリツプフロ
ツプ,114及び115は比較回路,116−1乃至1
16一12はアンド回路,117はナンド回路,118
−1乃至118−3はアンド・オア・インバータ回路,
119−1及び119−2はアンド・オア回路,120
−1乃至120−5はオア回路,121はノア回路,1
22−1及び122−2はノット回路をそれぞれ示す。
構成図,第2図は本発明の待行列制御方式を使用した待
行列制御部とマイクロプロセッサ及び制御メモリとの関
係を示すもの,第3図は本発明による待行列制御方式の
一実施例構成を示し,第4図乃至第6図はその動作説明
図である。 図中,1は入力レジスク,2はマルチプレクサ,3はシ
フトレジスタ部,4は比較回路,10はマイク口プロセ
ッサ,11は制御メモリ,12は待行列制御部,13は
制御メモリデータバス,100は入カレジスタ,101
乃至104はレジスタ,105は出力レジスク,106
は識別レジスタ,108乃至113はJKフリツプフロ
ツプ,114及び115は比較回路,116−1乃至1
16一12はアンド回路,117はナンド回路,118
−1乃至118−3はアンド・オア・インバータ回路,
119−1及び119−2はアンド・オア回路,120
−1乃至120−5はオア回路,121はノア回路,1
22−1及び122−2はノット回路をそれぞれ示す。
Claims (1)
- 1 処理されるべきデータ及びその処理優先度を示す情
報を有する行列要素を複数個保持するとともにその優先
順位にしたがって上記行列要素の配列を順次制御するよ
うに構成された待行列制御装置において、上記行列要素
が記入される複数のレジスタを有するシフトレジスタと
、入力すべき行列要素が記入される入力レジスタと、上
記シフトレジスタ出力段と上記入力レジスタとに保持さ
れた行列要素の優先度を比較する比較手段と、上記シフ
トレジスタをシフトするシフト制御手段を設け、上記シ
フトレジスタを循環させながら、上記入力レジスタの行
列要素の優先度と上記シフトレジスタ出力段にシフトさ
れた行列要素の優先度とを七記比較手段により比較し、
比較結果によってシフトレジスクの循環出力又は入力レ
ジスタのいずれかを上記シフトレジスタの入力段に入力
することにより、循環終了時に上記シフトレジスタの出
力段に優先度のもつとも高い行列要素が位置するように
制御したことを特徴とする待行列制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54147963A JPS581817B2 (ja) | 1979-11-15 | 1979-11-15 | 待行列制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54147963A JPS581817B2 (ja) | 1979-11-15 | 1979-11-15 | 待行列制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5671143A JPS5671143A (en) | 1981-06-13 |
JPS581817B2 true JPS581817B2 (ja) | 1983-01-13 |
Family
ID=15442040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54147963A Expired JPS581817B2 (ja) | 1979-11-15 | 1979-11-15 | 待行列制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS581817B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59187237A (ja) * | 1983-04-01 | 1984-10-24 | Nippon Soken Inc | 内燃機関用ノツキング検出器 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01121925A (ja) * | 1987-11-06 | 1989-05-15 | Yokogawa Electric Corp | 先入れ先出し記憶装置 |
JPH01151350U (ja) * | 1988-04-08 | 1989-10-19 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52131436A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Interruption control system |
-
1979
- 1979-11-15 JP JP54147963A patent/JPS581817B2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52131436A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Interruption control system |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59187237A (ja) * | 1983-04-01 | 1984-10-24 | Nippon Soken Inc | 内燃機関用ノツキング検出器 |
Also Published As
Publication number | Publication date |
---|---|
JPS5671143A (en) | 1981-06-13 |
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