JPS581791B2 - Denshigatsukino Vibra-Toseigiyosouchi - Google Patents

Denshigatsukino Vibra-Toseigiyosouchi

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Publication number
JPS581791B2
JPS581791B2 JP50148067A JP14806775A JPS581791B2 JP S581791 B2 JPS581791 B2 JP S581791B2 JP 50148067 A JP50148067 A JP 50148067A JP 14806775 A JP14806775 A JP 14806775A JP S581791 B2 JPS581791 B2 JP S581791B2
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JP
Japan
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vibrato
circuit
output
delay
shift register
Prior art date
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JP50148067A
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Japanese (ja)
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JPS5271220A (en
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青木栄一郎
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Nippon Gakki Co Ltd
Original Assignee
Nippon Gakki Co Ltd
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Publication date
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Publication of JPS581791B2 publication Critical patent/JPS581791B2/en
Expired legal-status Critical Current

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Description

【発明の詳細な説明】 この発明は電子楽器において使用するトーンジエネレー
タにおいてデイレイビブラートを実現することのできる
ビブラート制御装置に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a vibrato control device that can realize delay vibrato in a tone generator used in an electronic musical instrument.

第1図に一例を示すように、デジタル式トーンジエネレ
ータは、シフトレジスタ1、ノア回路2排他オア回路3
及びオア回路4から成る最大周期カウンタをマスククロ
ツクパルスφによって駆動し、鍵盤スイッチ回路5で選
択された音に対応するデジタル数値信号をリードオンリ
イメモリ6から読み出し、このデジタル数値信号と前記
最大周期カウンタの内容(シフトレジスタ1の並列出力
)とを比較器7で比較して、両者が一致したときシフト
レジスタ1をリセットするようになっている。
As shown in FIG. 1, the digital tone generator includes a shift register 1, a NOR circuit 2, an exclusive OR circuit 3
A maximum period counter consisting of an OR circuit 4 is driven by a mask clock pulse φ, a digital numerical signal corresponding to the note selected by the keyboard switch circuit 5 is read from the read-only memory 6, and this digital numerical signal and the maximum period are A comparator 7 compares the contents of the counter (parallel output of the shift register 1), and when the two match, the shift register 1 is reset.

比較器7の一致検出出力は遅延フリツプフロツプ8でパ
ルスφの1クロツク分だけ遅延され、リセット信号とし
てシフトレジスタ1に加わると共にこのトーンジエネレ
ータの出力パルス信号つまり鍵盤スイッチ回路5で選択
された音の周波数信号として出力端子9から出力される
The match detection output of the comparator 7 is delayed by one pulse φ clock by a delay flip-flop 8, and is applied to the shift register 1 as a reset signal, as well as the output pulse signal of this tone generator, that is, the tone selected by the keyboard switch circuit 5. It is output from the output terminal 9 as a frequency signal.

なお比較器7で一致検出した瞬間にシフトレジスタ1を
リセットするようにすると若干の遅れにより誤動作の原
因となるため、1ビットの遅延フリツプフロツプ8を設
け、一致検出時から1ビットタイム遅れてリセットを行
なうようにしている。
Note that if the shift register 1 is reset the moment a match is detected by the comparator 7, a slight delay may cause malfunction, so a 1-bit delay flip-flop 8 is provided to reset the shift register 1 with a 1-bit time delay from the time a match is detected. I try to do it.

従って、遅延フリツプフロツプ8は誤動作防止のための
パツファ回路の役割を果す。
Therefore, the delay flip-flop 8 serves as a puffer circuit to prevent malfunction.

次に第1図のトーンジエネレータにおいてマスククロツ
クパルスφが如何にして所望の周波数に分周されるかと
いう点について簡単に説明する。
Next, a brief explanation will be given of how the mask clock pulse φ is divided into a desired frequency in the tone generator of FIG.

鍵盤スイッチ回路5で1つの音が選択されると、その音
(音名)に対応するデジタル数値信号がリードオンリイ
メモリ6から読み出される。
When one tone is selected by the keyboard switch circuit 5, a digital numerical signal corresponding to that tone (note name) is read out from the read-only memory 6.

一方、シフトレジスタ1の各段の並列出力の内容はマス
タクロツクパルスφのタイミングで刻々と変化している
ので、レジスタ1の内容変化の1周期中において該レジ
スタ1の内容とリードオンリイメモリ6の読み出し内容
とが必ず1度一致するときがある。
On the other hand, since the contents of the parallel outputs of each stage of the shift register 1 change every moment at the timing of the master clock pulse φ, the contents of the register 1 and the read-only memory 6 change during one cycle of the contents change of the register 1. There are cases where the read contents always match once.

例えば、シフトレジスタ1の内容がすべて0のときから
数えてn個のクロックパルスφが該レジスタ1に加えら
れたとき比較器7で一致が検出されるとすると、クロツ
クバルスφがn +1個発生する毎にシフトレジスタ1
にはリセット信号が加わることになり、分周出力はマス
ククロツクインチ回路5で選択された音の周波数に相当
する。
For example, if comparator 7 detects a match when n clock pulses φ are applied to shift register 1 starting from when the contents of shift register 1 are all 0, n+1 clock pulses φ will be generated. shift register 1 every
A reset signal is applied to the frequency-divided output corresponding to the frequency of the sound selected by the mask clock inch circuit 5.

シフトレジスタ1が9ビットで、その5ビット目と9ビ
ット目が図示のように排他オア回路3に接続されている
とすると、パルスφが加わる毎に第1表のようにシフト
レジスタ1の内容が変化する。
Assuming that the shift register 1 has 9 bits and the 5th and 9th bits are connected to the exclusive OR circuit 3 as shown in the figure, the contents of the shift register 1 are changed as shown in Table 1 every time a pulse φ is applied. changes.

また、鍵盤スイッチ回路5の選択に応じてリードオンリ
イメモリ6から読み出されるデジタル数値の内容が例え
ば、 100001000 であるとすると、第1表の6番目の内容と一致する。
Further, if the content of the digital numerical value read out from the read-only memory 6 in response to the selection of the keyboard switch circuit 5 is, for example, 100001000, it matches the content of the sixth item in Table 1.

従ってパルスφが6個加わると比較器7は一致を検出し
、一致検出出力IDが“1”となり、これより1パルス
遅れてシフトレジスタ1がリセットされる。
Therefore, when six pulses φ are added, the comparator 7 detects a match, the match detection output ID becomes "1", and the shift register 1 is reset one pulse later.

従ってこの場合、パルスφが7個加わる毎に繰返しリセ
ット信号が発生し、マスククロ子9からとり出される。
Therefore, in this case, a reset signal is repeatedly generated every time seven pulses φ are applied and taken out from the mask chronograph 9.

こうして、所望のピッチの周波数信号を得る。In this way, a frequency signal with a desired pitch is obtained.

以上のような構成のトーンジエネレータにおいて、発生
音(分周出力)にビブラートをかける場合、従来は、マ
スタクロツクパルスφの周波数をビブラート周波数によ
って変調することによって行なっていた。
In the tone generator having the above configuration, vibrato is conventionally applied to the generated sound (frequency-divided output) by modulating the frequency of the master clock pulse φ by the vibrato frequency.

しかし、マスククロツクパルスφの発振周波数は2MH
z程度の高速であり、これを変調することは周波数の安
定度を欠くことになり、また、精度も落ちるという欠点
がある。
However, the oscillation frequency of the mask clock pulse φ is 2MH
z, and modulating this has the disadvantage of lacking frequency stability and decreasing accuracy.

また、上記のような構成のトーンジエネレータにおいて
デイレイビブラートをかけることはかなり面倒であった
Furthermore, it is quite troublesome to apply delay vibrato in a tone generator configured as described above.

この発明は、トーンジエネレータにおいてマスタクロツ
クパルスの周波数を変調することなくビブラートをかけ
ることができるように構成した上で、更に、デイレイビ
ブラートを簡単な構成によって実現しうるようにするこ
とを目的とする。
SUMMARY OF THE INVENTION An object of the present invention is to configure a tone generator so that vibrato can be applied without modulating the frequency of a master clock pulse, and to also realize delay vibrato with a simple configuration. shall be.

この発明によれば、前記比較器7の一致検出出力IDつ
まり遅延フリツプブロツ8の出力を適宜時間遅延して前
記シフトレジスタ1のリセット信号として使用すること
により、その遅延時間に応じてリセットタイミングをず
らし、これにより分周出力の変調を実現する。
According to this invention, the coincidence detection output ID of the comparator 7, that is, the output of the delay flip block 8, is delayed by an appropriate time and used as a reset signal for the shift register 1, thereby shifting the reset timing according to the delay time. , thereby realizing modulation of the frequency-divided output.

そして、前記遅延時間をビブラート周波数に応じて周期
的に異ならせることにより前記リセットタイミングを周
期的にずらし、ビブラートのかかった分周出力を得る。
Then, by periodically varying the delay time according to the vibrato frequency, the reset timing is periodically shifted to obtain a frequency-divided output with vibrato applied.

また、周期的に異なる遅延時間の変化幅を切換えること
ができるように構成し、押鍵後の時間経過にともなって
前記変化幅を段階的に大きくすることにより、ビブラー
トが除々に深くなるデイレイビブラートを実現する。
In addition, the delay vibrato is configured so that the change width of the delay time can be switched periodically, and the change width is gradually increased as time elapses after the key is pressed, thereby gradually deepening the vibrato. Realize.

すなわち、この発明によれば、クロツクパルスに従って
その内容を初期値から順次変える計数手段と、この計数
手段の内容が前記初期値に対して所定の音高に対応した
値だけ離れた値になったことを検出する件吐出手段とを
有し、前記検出手段の検出出力を前記計数手段の初期値
設定信号として利用し、前記計数手段の初期値設定タイ
ミングに応じた所望の周期の出力パルスを得る電子楽器
のトーンジエネレータにおいて、前記検出手段の検出出
力を複数段階に順次遅延し、遅延時間が異なる複数の遅
延信号を取り出す第1の回路と、この第1の回路で取り
出した遅延信号のいくつかをビブラート周波数に関連す
る速さで順番に周期的に選択し、選択した遅延信号を前
記計数手段に初期値設定用信号として供給する第2の回
路とこの第2の回路で選択の対象とする前記いくつかの
遅延信号を指定し、かつそれらの遅延信号の組合せを押
鍵後の時間経過に応じて変化する第3の回路とを具え、
押鍵後の時間経過に応じて深さが変化するビブラートを
かけるようにしている。
That is, according to the present invention, there is provided a counting means whose contents are sequentially changed from an initial value in accordance with a clock pulse, and a value in which the contents of this counting means are different from the initial value by a value corresponding to a predetermined pitch. an electronic discharge means for detecting a pulse, and uses the detection output of the detection means as an initial value setting signal of the counting means to obtain an output pulse of a desired period according to the initial value setting timing of the counting means. In a tone generator of a musical instrument, a first circuit sequentially delays the detection output of the detection means in a plurality of stages and extracts a plurality of delayed signals having different delay times, and some of the delayed signals extracted by the first circuit. is selected periodically in order at a speed related to the vibrato frequency, and the selected delayed signal is supplied to the counting means as an initial value setting signal, and is selected by this second circuit. a third circuit that specifies the plurality of delayed signals and changes the combination of the delayed signals according to the passage of time after the key is pressed;
A vibrato whose depth changes depending on the time elapsed after the key is pressed is applied.

以下この発明を添付図面の実施例に関して詳細に説明し
よう。
The invention will now be described in detail with reference to the embodiments of the accompanying drawings.

第2図のトーンジエネレータ10において、第1図と同
−装置は便宜上同一符号で示す。
In the tone generator 10 of FIG. 2, the same devices as those in FIG. 1 are designated by the same reference numerals for convenience.

遅延フリツプフロツプ8とシフトレジスタ1のリセット
人力側との間にはデイレイビブラート付加回路11が挿
入されており、シフトレジスタ1のリセツトタイミング
をビブラート周波数に応じて周期的にずらすと共に、押
鍵状の時間経過にともなって前記リセットタイミングの
ずれ量を段階的に大きくする。
A delay vibrato addition circuit 11 is inserted between the delay flip-flop 8 and the manual reset side of the shift register 1, and it periodically shifts the reset timing of the shift register 1 according to the vibrato frequency, and also adjusts the timing of key presses. The amount of shift in the reset timing is increased stepwise as time passes.

シフトレジスタ12は遅延フリツブフロツプ8の出力を
マスタクロツクパルスφの速さで順次シフトし、比較器
7の一致検出出力ID(すなわち遅延フリツブフロツプ
8の出力)を複数段階に順次遅延し、それぞれ遅延時間
が異なる遅延出力を各段から並列的に得る。
The shift register 12 sequentially shifts the output of the delay flip-flop 8 at the speed of the master clock pulse φ, and sequentially delays the match detection output ID of the comparator 7 (i.e., the output of the delay flip-flop 8) in multiple stages, each with a delay time. Delayed outputs with different values are obtained in parallel from each stage.

比較器7で一致が検出されたときから遅延フリツプフロ
ツプ8の出力ライン13に遅延一致検出信号ID’=(
=“1”)が現われるまでの遅れ時間はマスタクロツク
パルスφの1ビットタイム分である。
A delayed match detection signal ID'=(
The delay time until the signal ="1" appears is one bit time of the master clock pulse φ.

この遅延一致検出出力■D′がシフトレジスタ12に読
み込まれて、2段目の出力ライン14から出力されるま
での遅れ時間は3ビットタイムである(なお、この実施
例では1段目と7段目の出力は使用しない)。
The delay time from when this delayed match detection output ■D' is read into the shift register 12 until it is output from the output line 14 of the second stage is 3 bit times (in this example, the delay time between the first stage and the (The output of the first row is not used.)

更に、3段目〜6段目の出力ライン15.16,17.
18の遅延出力は4ビットタイム〜7ビットタイムの遅
れがあり、8段目の出力ライン19の信号は一致検出出
力IDよりも9ビットタイム遅れている。
Furthermore, output lines 15, 16, 17 .
The delayed output of No. 18 has a delay of 4 bit time to 7 bit time, and the signal of the output line 19 of the 8th stage is delayed by 9 bit time than the coincidence detection output ID.

シフトレジスタ1(カウンタ)の内容がすべて0のとき
(リセットされたとき)から数えてn個のマスタクロツ
クパルスφが該シフトレジスタ1に加わったときに、該
シフトレジスタ1の内容とリードオンリイメモリ6から
読み出されているデジタル数値とが一致したことが比較
器7で検出されたとすると、シフトレジスタ1にパルス
φがn+1個加わったときライン13の出力は“1”と
なり、n+3個のときライン14、n+4個のときライ
ン15、n+5個のときライン16、n+6個のときラ
イン17、n+7個のときライン18、n+9個のとき
ライン19、の信号がそれぞれ“1”になる。
When n master clock pulses φ are added to shift register 1 counting from when the contents of shift register 1 (counter) are all 0 (when it is reset), the contents of shift register 1 and read-only Assuming that the comparator 7 detects that the digital value read from the memory 6 matches, when n+1 pulses φ are added to the shift register 1, the output of the line 13 becomes "1", and the output of the line 13 becomes "1". The signals on line 14 become "1" when the number is n+4, line 15 when the number is n+4, line 16 when the number is n+5, line 17 when the number is n+6, line 18 when the number is n+7, and line 19 when the number is n+9.

ライン13,14,15,16,17,18または19
の信号“1”がシフトレジスタ1のリセット信号となっ
た場合についてそれぞれ考えてみると、トーンジエネレ
ータ10における分周比は第2表A欄に示すようになる
Lines 13, 14, 15, 16, 17, 18 or 19
Considering the case where the signal "1" becomes the reset signal for the shift register 1, the frequency division ratio in the tone generator 10 is as shown in column A of Table 2.

第2表A欄から明らかなように、シフトレジスタ1のリ
セット信号として使用する信号の遅延時間が異なれば分
周比もそれに応じて異なる。
As is clear from column A of Table 2, if the delay time of the signal used as the reset signal for the shift register 1 differs, the frequency division ratio also changes accordingly.

例えばライン16の遅延出力をシフトレジスタ1のリセ
ット信号として使用した場合に得られる分周出パルスφ
の周波数、m=n+5とすると、各ライン13〜19の
信号をそれぞれリセット信号として使用した場合の分周
出力は第2表B欄に示すようになる。
For example, if the delayed output of line 16 is used as a reset signal for shift register 1, the frequency-divided output pulse φ
Assuming that the frequency is m=n+5, the divided outputs when the signals on each line 13 to 19 are used as reset signals are as shown in column B of Table 2.

ライン13.14または15による分周出力は基準ライ
ン16のものよりも高く、ライン17.18または19
による分周出力は基準のライン16のものよりも低い。
The divided output according to line 13.14 or 15 is higher than that of reference line 16 and line 17.18 or 19
The divided output by is lower than that of the reference line 16.

勿論、リードオンリイメモリ6から読み出すデジタル数
値の内容5て選択された音の正規のピッチに対応するも
のとなるような値に設定される。
Of course, the content 5 of the digital numerical value read out from the read-only memory 6 is set to a value that corresponds to the regular pitch of the selected note.

ビブラート深さ設定スイッチ20,21,22,23は
、デイレイビブラートの深さの程度を切換えるためのス
イッチで、詳細は後述することにし、当面は第2図図示
の位置に各スイッチ20〜23が設定されているものと
して説明する。
The vibrato depth setting switches 20, 21, 22, and 23 are switches for changing the depth of the delay vibrato, and the details will be described later. The explanation will be based on the assumption that it has been set.

第2図図示の位置に各スイッチ20〜23が接続されて
いると、シフトレジスタ12の出力ライン14,15,
16,17.18に現われる遅延出力がアンド回路24
〜30に供給され、該アンド回路24〜30の条件が成
立したときシフトレジスタ1のリセット信号さして使用
される。
When the switches 20 to 23 are connected to the positions shown in FIG.
The delayed outputs appearing at 16, 17, and 18 are output from the AND circuit 24.
- 30, and is used as a reset signal for the shift register 1 when the conditions of the AND circuits 24-30 are satisfied.

シフトレジスタ31は、ビブラート発振器32から供給
されるビブラートクロックパルスVPによってノア回路
33から加わる信号“1”を順次シフトし、各段の出力
ライン34,35,36及及びノア回路33の出力ライ
ン37にビブラートクロツクパルスVPの速さで順次信
号“1”を生じるものである。
The shift register 31 sequentially shifts the signal "1" applied from the NOR circuit 33 by the vibrato clock pulse VP supplied from the vibrato oscillator 32, and outputs the output lines 34, 35, 36 of each stage and the output line 37 of the NOR circuit 33. The signal "1" is generated sequentially at the speed of the vibrato clock pulse VP.

ライン37及び35の信号は夫夫アンド回路24及ひ2
6に加わり、基準の遅延出力ライン16を選択する。
The signals on lines 37 and 35 are connected to AND circuits 24 and 2.
6 and selects the reference delay output line 16.

ライン34の信号はアンド回路25及び28に加わり、
基準ライン16よりも遅い遅延時間のスイッチ22また
は23の遅延出力を選択する。
The signal on line 34 is applied to AND circuits 25 and 28;
The delayed output of switch 22 or 23 having a delay time slower than that of reference line 16 is selected.

ライン36の信号はアンド回路27及び29に加わり、
基準ライン16よりも早い遅延時間のスイッチ20また
は21の遅延出力を選択する。
The signal on line 36 is applied to AND circuits 27 and 29;
The delayed output of the switch 20 or 21 having a faster delay time than the reference line 16 is selected.

従って、信号“1”がビブラートクロツクパルスVPの
速さでライン37,34,35.36に順次繰返し生じ
ると、ライン16、ライン17またろ18、ライン16
、ライン14または15の遅延出力がアンド回路24乃
至29で周期的に選択され、オア回路38を経てシフト
レジスタ1のリセット信号となる。
Therefore, when the signal "1" occurs repeatedly on lines 37, 34, 35, and 36 at the speed of the vibrato clock pulse VP, line 16, line 17, line 18, line 16
, the delayed output of line 14 or 15 is periodically selected by AND circuits 24 to 29, and becomes a reset signal for shift register 1 via OR circuit 38.

シフトレジスタ1のリセット信号として使用される遅延
出力ラインがライン34〜37の信号によって周期的に
変化すると、前記第2表に示すように分周比が周期的に
変化し、分周出力が正規のピる。
When the delayed output line used as a reset signal for shift register 1 changes periodically by the signals on lines 34 to 37, the frequency division ratio changes periodically as shown in Table 2 above, and the divided output becomes normal. Piru.

ビブラート周波数はビブラートクロックバルスVPの周
波数によって設定される。
The vibrato frequency is set by the frequency of the vibrato clock pulse VP.

第2図の例の場合、1ビブラート周期においてピッチは
4回変化するので、ビブラート周波数7Hzとする場合
ビブラートクロツクパルスVPの周波数は28Hzに設
定するとよい。
In the example shown in FIG. 2, the pitch changes four times in one vibrato period, so when the vibrato frequency is 7 Hz, the frequency of the vibrato clock pulse VP is preferably set to 28 Hz.

ところで、アンド回路24〜29ではシフトレジスタ3
9から加わる3番目の入力の条件が成立している場合に
のみ、前記ライン34〜37の信号によって前記遅延出
力ライン13〜19の信号を選択する。
By the way, in the AND circuits 24 to 29, the shift register 3
The signals on the delayed output lines 13-19 are selected by the signals on the lines 34-37 only when the condition of the third input from 9 is satisfied.

シフトレジスタ39はディレイビブラートにおけるビブ
ラート深さの時間的変化を制御するための回路であり、
ビブラート深さの変化時間は発振器40から供給される
深さ変化時間設定クロツクパルスDPによって設定され
る。
The shift register 39 is a circuit for controlling temporal changes in vibrato depth in delay vibrato,
The change time of the vibrato depth is set by the depth change time setting clock pulse DP supplied from the oscillator 40.

鍵盤(図示せず)で押鍵されたとき、シフトレジスタ3
9がリセツトされ、デイレイ用発振器40が動作開始し
(もしくはリセットされ)、デイレイビブラート制御が
開始するようになっている。
When a key is pressed on the keyboard (not shown), shift register 3
9 is reset, the delay oscillator 40 starts operating (or is reset), and delay vibrato control starts.

まず、この点に関して説明する。押鍵検出用スイッチ回
路5′では鍵盤スイッチ回路5の各スイッチの動作と連
動するように各鍵に対応して個々にスイッチが設けられ
ているが、個々のスイッチの固定接点及び可動接点側は
それぞれ共通に接続されており、押鍵時において信号“
1”が微分回路41に加わるようになっている。
First, this point will be explained. In the key press detection switch circuit 5', individual switches are provided corresponding to each key so as to be linked with the operation of each switch of the keyboard switch circuit 5, but the fixed contact and movable contact side of each switch are They are all connected in common, and when a key is pressed, a signal “
1'' is applied to the differential circuit 41.

従って、第3図aに示すように、押鍵当初において微分
回路41から1発のパルスが生じる。
Therefore, as shown in FIG. 3a, one pulse is generated from the differentiating circuit 41 at the beginning of the key depression.

微分回路41の出力パルスによってシフトレジスタ39
がリセットされ、各段の出力はすべて“0”になる(第
3図c,d)。
The shift register 39 is controlled by the output pulse of the differentiating circuit 41.
is reset, and all outputs from each stage become "0" (Fig. 3c, d).

このときノア回路42の出力は“1”となり(第3図e
)、アンド回路30が動作可能な状態となる。
At this time, the output of the NOR circuit 42 becomes "1" (Fig. 3 e
), the AND circuit 30 becomes operational.

他のアンド回路24〜29はすべて動作不能となってい
るので、アンド回路30に接続された基準の遅延出力ラ
イン16の信号のみがシフトレジスタ1のリセット信号
として使用される。
Since the other AND circuits 24 to 29 are all inoperable, only the signal on the reference delay output line 16 connected to the AND circuit 30 is used as a reset signal for the shift register 1.

従ってトーンジエネレータ10の出力端子を維持し、第
3図fに示すように、押鍵されてからしばらくの間はビ
ブラートがかけられずに正規のピッチを維持する。
Therefore, the output terminal of the tone generator 10 is maintained, and as shown in FIG. 3f, no vibrato is applied and the normal pitch is maintained for a while after the key is pressed.

ビブラートがかからない状態はシフトレジスタ39の最
初の段に信号“1”が読み込まれるまで接続される。
The state in which no vibrato is applied is connected until the signal "1" is read into the first stage of the shift register 39.

デイレイ用発振器40は例えば第4図に示すようにトラ
ンジスタTr1,Tr2,Tr3、コンデンサ01等に
よって構成することができる。
The delay oscillator 40 can be constructed of transistors Tr1, Tr2, Tr3, a capacitor 01, etc., as shown in FIG. 4, for example.

第3図aに示すように、微分回路41から1発のパルス
が加わると、リセットされ、発振周期に相当する時間T
1後にトランジスタTr3のコレクタ側からパルスが出
力され、以後第3図bに示すように一定周期T1でビブ
ラート深さ変化時間設定パルスDPを発振する。
As shown in FIG. 3a, when one pulse is applied from the differentiating circuit 41, it is reset and the time T corresponding to the oscillation period is
1, a pulse is output from the collector side of the transistor Tr3, and thereafter, as shown in FIG. 3b, a vibrato depth change time setting pulse DP is oscillated at a constant period T1.

勿論、このパルスDPの速さはビブラートクロックパル
スVPよりも十分遅い。
Of course, the speed of this pulse DP is sufficiently slower than the vibrato clock pulse VP.

押鍵開始時から時間T1後に発振器4oから発生した最
初のパルスDPはアンド回路43を経てシフトレジスタ
39のシフトクロック入力に加ゎる。
The first pulse DP generated from the oscillator 4o after a time T1 from the start of key depression is applied to the shift clock input of the shift register 39 via the AND circuit 43.

この最初のパルスDPによりシフトレジスタの1段目に
信号“1”が読み込まれ、出力ライン44の信号を“1
”にすることにより(第3図C)、アンド回路25及び
27及びオア回路45,46を介してアンド回路24及
び26を動作可能にする。
This first pulse DP causes the signal "1" to be read into the first stage of the shift register, causing the signal on the output line 44 to become "1".
'' (FIG. 3C), the AND circuits 24 and 26 are enabled via the AND circuits 25 and 27 and the OR circuits 45 and 46.

一方、ノア回路42の出力は“0”になるのでアンド回
路30が動作不能となる。
On the other hand, since the output of the NOR circuit 42 becomes "0", the AND circuit 30 becomes inoperable.

動作可能となったアンド回路24〜27において選択の
対象となる遅延出力ラインは、基準ライン16とスイッ
チ21及び22に接続されたライン15.17(または
14.18)だけである。
The delay output lines to be selected in the AND circuits 24 to 27 that have become operational are only the reference line 16 and the lines 15.17 (or 14.18) connected to the switches 21 and 22.

従って、ビブラートクロツクパルスVPに従ってシフト
レジスタ31の出力ライン37,34,35.36に順
番にかつ繰返し、信号“1”が生じると、遅延出力ライ
ン16,17,16,15が繰返し順番にシフトレジス
タ1のリセット信号となる。
Therefore, when a signal "1" is produced in sequence and repeatedly on output lines 37, 34, 35, 36 of shift register 31 according to vibrato clock pulse VP, delayed output lines 16, 17, 16, 15 are repeatedly and sequentially shifted This becomes a reset signal for register 1.

この場合、前記第2表から明らかなように分周出力は、 という順に上下に周期的にピッチが変化し、ビブラート
がかかる。
In this case, as is clear from Table 2 above, the pitch of the frequency-divided output changes periodically up and down in the following order, and vibrato is applied.

こうして、第3図fに示すように深さ1のビブラートが
かかる。
In this way, a vibrato with a depth of 1 is applied as shown in FIG. 3f.

なお、深さ0とはビブラートがかかつていない状態を示
し、深さ1,2,…と数が増すに従ってビブラート深さ
が深くなるものとする。
Note that a depth of 0 indicates a state in which the vibrato has never been performed, and the vibrato depth becomes deeper as the number increases, such as depth 1, 2, and so on.

さらに時間T1が経過すると2番目のパルスDPがシフ
トレジスタ39に加わり、信号“1”が2段目に移行し
、ライン47が信号“1”となる(第3図d)。
When time T1 further elapses, the second pulse DP is applied to the shift register 39, the signal "1" is transferred to the second stage, and the line 47 becomes the signal "1" (FIG. 3d).

これにより、アンド回路24,26,28,及び29が
動作可能となり、他のアンド回路25.27及び30は
動作不能となる。
As a result, the AND circuits 24, 26, 28, and 29 become operable, and the other AND circuits 25, 27, and 30 become inoperable.

従ってライン16とスイッチ20及び23に接続された
遅延ライン14及び18(または13及び19)の信号
がシフトレジスタ1のリセット信号として使用される。
The signals of delay lines 14 and 18 (or 13 and 19) connected to line 16 and switches 20 and 23 are therefore used as reset signals for shift register 1.

すなわち、ビブラートクロツクパルスVPに従ってシフ
トレジスタ31の出力ライン37,34,35及び36
に順番にかつ繰返し信号“1”が生じると、遅延出力ラ
イン16,18,16,14の遅延出力が順番にかつ繰
返し、シフトレジスタ1のリセット信号となる。
That is, output lines 37, 34, 35 and 36 of shift register 31 are activated according to vibrato clock pulse VP.
When the signal "1" occurs sequentially and repeatedly, the delayed outputs of the delayed output lines 16, 18, 16, 14 sequentially and repeatedly become the reset signal of the shift register 1.

従ってトーンジエネレータ10の分周出力は という順に上下に周期的にピッチが変化し、第3図fに
示すように深さ2のビブラートがかかるようになる。
Therefore, the pitch of the frequency-divided output of the tone generator 10 changes periodically in the upward and downward directions, and a vibrato of depth 2 is applied as shown in FIG. 3f.

例えば最も深いビブラートを深さ2さすると、シフトレ
ジスタ39の2段目の出力をインババータ48で反転し
てアンド回路43に加え、深さ2となったときアンド回
路43を動作不能にし、デイレイ用発振器40からのバ
ルスDPを阻止する。
For example, when the deepest vibrato is set to a depth of 2, the output of the second stage of the shift register 39 is inverted by the inverter 48 and added to the AND circuit 43, and when the depth reaches 2, the AND circuit 43 is disabled and the delay The pulse DP from the oscillator 40 is blocked.

以後、シフトレジスタ39はシフトされず、最終段(2
段目)に信号“1”が保持されて最大の深さ(深さ2)
を維持する。
After that, the shift register 39 is not shifted and the final stage (2
The maximum depth (depth 2) when the signal “1” is held in the first row)
maintain.

なお、途中でビブラートを解除したい場合はビブラート
スイッチ49をオンにし、ビブラート用シフトレジスタ
31をリセットする。
If you wish to cancel the vibrato midway through, turn on the vibrato switch 49 and reset the vibrato shift register 31.

これによりアンド回路のみが動作可能となって、正規の
ピッチの分周出力が維持される。
As a result, only the AND circuit becomes operable, and the frequency-divided output of the normal pitch is maintained.

以上のように、押鍵後の時間経過にともなって段階的に
ビブラートの深さが増す、デイレイビブラートを実現す
ることができる。
As described above, it is possible to realize a delay vibrato in which the depth of the vibrato increases in stages as time passes after a key is pressed.

勿論、シフトレジスタを実現することができる。Of course, a shift register can be implemented.

勿論、シフトレジスタ39及び12等の段数を増せばよ
り滑らかなデイレイビブラートをかけることができる。
Of course, by increasing the number of stages of shift registers 39, 12, etc., smoother delay vibrato can be applied.

次に、ビブラート深さの程度を切換えるスイッチ20〜
23について説明する。
Next, a switch 20 to change the degree of vibrato depth.
23 will be explained.

スイッチ20〜23は連動するようになっており、第2
図に図示する第1の切換位置か、あるいはスイッチ20
をライン13に、スイッチ21をライン14に、スイッ
チ22をライン18に、スイッチ23をライン19にそ
れぞれ接続する第2の切換位置のいずれか一方に設定す
ることができるようになっている。
Switches 20 to 23 are designed to be interlocked, and the second
The first switching position shown in the figure or the switch 20
The switch 21 is connected to the line 13, the switch 21 is connected to the line 14, the switch 22 is connected to the line 18, and the switch 23 is connected to the line 19.

第2表を参照すると、第2の切換位置に設定した場合、
ビブラート深さ1においては分周出力のピッチは という順に繰返し変化し、前記第1の切換位置における
深さ2のときと同じ深さのビブラートがかかる。
Referring to Table 2, when set to the second switching position,
At vibrato depth 1, the pitch of the frequency-divided output changes repeatedly in the following order, and the same depth of vibrato as at depth 2 at the first switching position is applied.

また、第2の切換位置における深さ2においては という順に繰返しピッチが変化し、更に深いビブラート
がかかる。
Further, at depth 2 at the second switching position, the pitch changes repeatedly in this order, and a deeper vibrato is applied.

従って、スイッチ20〜23の切換えによって、デイレ
イビブラートにおける全体的なビブラート深さの程度を
調整することができる。
Therefore, by switching the switches 20 to 23, the overall vibrato depth in the delay vibrato can be adjusted.

第5図は第2図のデイレイビブラート付加回路11の変
更例を示すもので、シフトレジスタ39の周辺のみを図
示し、第2図と同一の他の部分の図示は省略してある。
FIG. 5 shows a modification of the delay vibrato addition circuit 11 of FIG. 2, in which only the periphery of the shift register 39 is shown, and other parts that are the same as those in FIG. 2 are omitted.

第5図の例は、深さ0すなわち正規のピッチを維持する
時間が長くなるようにしたものである。
In the example shown in FIG. 5, the time to maintain the depth 0, that is, the normal pitch, is longer.

押鍵当初に微分回路41から出力される1発パルス(第
6図a)をデイレイ用発振器40に加える際に、ワンシ
ョット回路50を介在させ、発振器40の動作開始を遅
らせるようになっている。
When applying one pulse (FIG. 6a) output from the differentiation circuit 41 at the beginning of a key press to the delay oscillator 40, a one-shot circuit 50 is interposed to delay the start of operation of the oscillator 40. .

ワンショット回路50で設定された時間T0(第6図b
)の後にデイレイ用発振器40が動作開始し(第6図C
)、ビブラートがかからない深さOの時間はT0+T1
となり、長くなる(第6図d)。
The time T0 set by the one-shot circuit 50 (Fig. 6b)
), the delay oscillator 40 starts operating (Fig. 6C).
), the time at depth O where no vibrato is applied is T0 + T1
(Fig. 6 d).

発音時当初におけるビブラートのかからない時間をでき
るだけ長くし、発音開始後にできるだけ集中して段階的
に深くなるビブラートをかけるようにすることは、好ま
しいデイレイビブラート効果をもたらす。
A desirable delay vibrato effect can be obtained by making the time during which no vibrato is applied at the beginning of sound production as long as possible, and by applying vibrato that becomes deeper in stages as concentrated as possible after the start of sound production.

勿論、ワンショツト同路50の動作時間T0は任意に設
定することができる。
Of course, the operating time T0 of the one-shot circuit 50 can be set arbitrarily.

第7図はデイレイビブラート付加回路11の別の変更例
を示すもので、シフトレジスタ39の周辺のみを図示し
、他の部分は第2図と同一であるため図示を省略してあ
る。
FIG. 7 shows another modified example of the delay vibrato adding circuit 11, in which only the periphery of the shift register 39 is shown, and the other parts are omitted because they are the same as in FIG. 2.

第7図の例は、深さOの持続時間がワンショット回路5
0の動作時間Toのみに依存するように構成したもので
ある。
In the example of FIG. 7, the duration of depth O is one-shot circuit 5.
The configuration is such that it depends only on the operating time To of 0.

押鍵当初に微分回路41から出力される1発のパルス(
第8図a)はワンショット回路50を、駆動し、動作時
間T0(第8図b)の後にデイレイ用発振器40が動作
開始する(第8図d)。
One pulse (
In FIG. 8a), the one-shot circuit 50 is driven, and after an operating time T0 (FIG. 8b), the delay oscillator 40 starts operating (FIG. 8d).

ワンショット回路50の出力は微分整流回路51にも加
わり、動作時間T0が終わったときに負のパルスを発生
する。
The output of the one-shot circuit 50 is also applied to a differential rectifier circuit 51, which generates a negative pulse when the operating time T0 ends.

負のパルスはインバータ52て反転され(第8図C)、
シフトレジスタ39の1段目のフリップフロップ39d
をセットする。
The negative pulse is inverted by an inverter 52 (FIG. 8C),
First stage flip-flop 39d of shift register 39
Set.

従って、ワンショット回路50の動作時間T0の終了と
ともにシフトレジスタ39の1段目の出力ライン44が
信号“1”となり、第8図eに示すように深さ1のビブ
ラートがかかる。
Therefore, at the end of the operating time T0 of the one-shot circuit 50, the output line 44 of the first stage of the shift register 39 becomes a signal "1", and a vibrato of depth 1 is applied as shown in FIG. 8e.

動作時間T0の後、時間T1が経過すると発振器40か
らパルスDPが出力され、1段目のフリツブフロツプ3
9aの信号“1”は2段目のフリツプフロツブ39bに
シフトされ、ビブラート深さは深さ2に移行する。
After the operating time T0, when the time T1 elapses, the oscillator 40 outputs the pulse DP, and the first stage flip-flop 3
The signal "1" at 9a is shifted to the second stage flip-flop 39b, and the vibrato depth shifts to depth 2.

なお、第7図の回路においてはノア回路42の出力はシ
フトレジスタ39には入力されない。
In the circuit shown in FIG. 7, the output of the NOR circuit 42 is not input to the shift register 39.

上述のように、ビブラートのかからない深さ0の持続時
間はワンショツト回路50の動作時間T0にのみ依存し
、動作時間T0を適宜設定することにより深さ0の持続
時間を自由に設定できる。
As described above, the duration of depth 0 without vibrato depends only on the operating time T0 of the one-shot circuit 50, and by appropriately setting the operating time T0, the duration of depth 0 can be freely set.

なお、12音階音の各音名毎に別々にデイレイビブラー
トを施したい場合は、第2図または第5図または第7図
に示すようなデイレイビブラ−ト付加回路付きのトーン
ジエネレータ10を各音名毎にそれぞれ設けるとよい。
If you want to apply delay vibrato to each note of the 12-tone scale separately, use a tone generator 10 with a delay vibrato addition circuit as shown in Figure 2, Figure 5, or Figure 7 for each note. It is good to have one for each name.

以上説明したようにこの発明によれば、デイレイビブラ
−トを簡単な構成によって実現できる。
As explained above, according to the present invention, delay vibrato can be realized with a simple configuration.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のトーンジエネレータの一例を示すブロッ
ク図、第2図はこの発明の一実施例を示すブロック図、
第3図は第2図の装置によるデイレイビブラート制御動
作を説明するタイミングチャート、第4図はデイレイ用
発振器の−例を示す回路図、第5図は第2図の変更例を
示すブロック図、第6図は第5図の装置によるデイレイ
ビブラード制御動作を説明するタイミングチャート、第
7図は第2図の別の変更例を示すブロック図、第8図は
第7図の装置によるデイレイビブラ−ト制御動作を説明
するタイミングチャートである。 10……トーンジエネレータ、11……デイレイイビブ
ラート付加回路、12……リセツトタイミング遅延用シ
フトレジスタ、20〜23……ビブラート深さ設定スイ
ッチ、31……ビブラート用シフトレジスタ、32……
ビブラート発振器、39……デイレイ用シフ1−レジス
ク、40……デイレイ用発振器、41……微分回路、5
0……ワンショット回路、51……微分整流回路。
FIG. 1 is a block diagram showing an example of a conventional tone generator, FIG. 2 is a block diagram showing an embodiment of the present invention,
3 is a timing chart explaining the delay vibrato control operation by the device shown in FIG. 2, FIG. 4 is a circuit diagram showing an example of a delay oscillator, and FIG. 5 is a block diagram showing a modification of FIG. 2. 6 is a timing chart explaining the delay vibrado control operation by the device shown in FIG. 5, FIG. 7 is a block diagram showing another modification of FIG. 2, and FIG. 8 is a timing chart explaining the delay vibrado control operation by the device shown in FIG. 5 is a timing chart illustrating a control operation. 10... Tone generator, 11... Delay vibrato addition circuit, 12... Shift register for reset timing delay, 20-23... Vibrato depth setting switch, 31... Shift register for vibrato, 32...
Vibrato oscillator, 39... Delay shift 1-regisc, 40... Delay oscillator, 41... Differential circuit, 5
0... One-shot circuit, 51... Differential rectifier circuit.

Claims (1)

【特許請求の範囲】[Claims] 1 クロツクパルスに従ってその内容を初期値から順次
変える計数手段と、この計数手段の内容が前記初期値に
対して所定の音高に対応した値だけ離れた値になったこ
とを検出する検出手段とを有し、前記検出手段の検出出
力を前記計数手段の初期値設定信号として利用し、前記
計数手段の初期値設定タイミングに応じた所望の周期の
出力パルスを得る電子楽器のトーンジエネレータにおい
て、前記検出手段の検出出力を複数段階に順次遅延し、
遅延時間が異なる複数の遅延信号を取り出す第1の回路
と、この第1の回路で取り出した遅延信号のいくつかを
ビブラート周波数に関連する速さで順番に周期的に選択
し、選択した遅延信号を前記計数手段に初期値設定用信
号として供給する第2の回路と、この第2の回路で選択
の対象とする前記いくつかの遅延信号を指定し、かつそ
れらの遅延信号の組合せを押鍵後の時間経過に応じて変
化する第3の回路とを具え、押鍵後の時間経過に応じて
深さが変化するビブラートをかけるようにした電子楽器
のビブラート制御装置。
1. A counting means that sequentially changes its contents from an initial value in accordance with a clock pulse, and a detecting means for detecting that the contents of this counting means have become a value that is different from the initial value by a value corresponding to a predetermined pitch. In the tone generator of an electronic musical instrument, the detection output of the detection means is used as an initial value setting signal of the counting means to obtain an output pulse of a desired period according to the initial value setting timing of the counting means. The detection output of the detection means is sequentially delayed in multiple stages,
a first circuit that extracts a plurality of delayed signals with different delay times; and a first circuit that sequentially and periodically selects some of the delayed signals extracted by the first circuit at a speed related to the vibrato frequency; a second circuit that supplies the signal to the counting means as an initial value setting signal; the second circuit specifies the several delayed signals to be selected; and a key is pressed to select a combination of the delayed signals. A vibrato control device for an electronic musical instrument, comprising a third circuit that changes in accordance with the elapse of time after a key is pressed, and applies vibrato whose depth changes in accordance with the elapse of time after a key is pressed.
JP50148067A 1975-12-11 1975-12-11 Denshigatsukino Vibra-Toseigiyosouchi Expired JPS581791B2 (en)

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