JPS5816648B2 - アナログ−デイジタル変換器 - Google Patents

Description

【発明の詳細な説明】 発明の背景 〔１発明の分野〕 この発明はパルス幅変調型のアナログ−ディジタル変換
器に関するもので、特に非常に低いバイジアスオフセッ
トおよびバイアスドリフト誤差でアナログ電流振幅のデ
ィジタル表現を発生するだめの増分パルス幅変調型に関
するものである。

この発明はＡ、 Ｋ、 Ｄｏｒｓｍａｎによって１９７
４年１１月１８日に提出され、同一譲受人に譲渡された
、１同時係属中のアメリカ合衆国特許出願、連続番号第
５２４８４１号、特願昭５０−１２５８２４号の「アナ
ログ−ディジタル変換装置」の改良に関するものである
。

〔２先行技術の説明〕 アナログ入力をディジタル出力に変換するだめの電磁加
速計量力デイジタイザ、電流ディジタイザ、ディジタル
電圧計および他のアナログ−ディジタル変換装置が先行
技術として数多く公知である。

これらの装置の多くはアナログ入力をディジタル出力に
変換する際パルス幅変調信号を用いる。

下記のアメリカ合衆国特許は先行技術の現在の状況を表
すものと考えられる。

アメリカ合衆国特許第３５００１０９号は、正および負
の基準電圧を順次的にスイッチしかつ次いでこれらのス
イッチされた基準電圧を基準電流に変換するアナログ−
ディジタル変換器を開示する。

積分器がこれらの基準電流を入力アナログ電流で選択的
に加算して、積分器出力電圧を発生し、それは比較器に
おいて三角波の電圧と比較される。

積分器出力電圧が三角波電圧よりも大きいとき、入力ア
ナログ電流および負の基準電流の総和が積分される。

積分器出力電圧が三角波電圧よりも小。さいとき、入力
アナログ電流と正の基準電流の総和が積分される。

比較器の出力は入力アナログ信号に比例するパルス幅変
調信号でありかつ正および負の基準電圧のスイッチング
を順次的に制御するために用いられる。

スイッチされた基準電圧は。また可逆カウンタでクロッ
クパルスをアップ／ダウンカウントするのを制御するた
めにも用いられて、入力アナログ信号値を表わすディジ
タル読出しを発生する。

この装置にはいくつかの固有の欠点がある。

比較器のパルス幅出力はクロックパル。スと同期しない
。

このことが読出し誤差を生じる。２つの基準電圧を用い
ることから、正および負の電圧値に対する２つの異なる
スケールファクタが結果され、バイアス誤差の最大値が
ゼロボルト入力信号近辺で発生する。

さらに、電圧がスイッチ。されるときのスケールファク
タの直線性および正確な読出し値に損失が存在する。

アメリカ合衆国特許第３３１６５４７号では、基準およ
びアナログ電圧は積分器に印加される前に交互にスイッ
チされかつ電流に変換される。

電・流の積分値は、レベル比較器に与えられ、レベル比
較器はクロックパルスをカウンタに対してゲートするの
を制御する。

このカウンタはディジタル出力を与えかつ基準およびア
ナログ電圧のスイッチングを制御するフリップフロップ
をも制御する。

この装置に関連していくつかの欠点が存在する。

この装置は入力電圧の一方の極性のみをディジタル化す
ることができるようである。

入力電圧は時間的にごく単に一部しか印加されないので
、基準電圧が用いられる時間の間の入力電圧の振幅変化
はディジタル出力に誤差を生じる。

スイッチは積分器の積分コンデンサを短絡しそれによっ
て蓄積誤差が生じる。

積分器はパルス発生器によってト） ＩＪガされない。

その結果、比較器がその状態を変化するとき、パルス発
生器の１パルス時間までもの誤差が生じつる。

さらに、電圧スイッチング技術は、用いられるさい、ス
ケールファクタ直線性に付随的な損失を伴ない、かつ正
確な読出し値に；損失を伴なう。

他の電圧スイッチング型のアナログ−ディジタル変換器
がアメリカ合衆国特許第３３０５８５６号、第３４５８
８０９号および第３４８８６５２号に開示される。

それゆえにこれらの変換器の各；各はスケールファクタ
直線性の損失および正確な読出し値の損失が付随する欠
点を有する。

アメリカ合衆国特許第３３０５８５６号はのこぎり歯型
圧および積分入力信号の総和に応答する電圧比較回路ま
たは総和器のだめのスイッチング１点決定信号としての
こぎり両波形を用するアナログ−ディジタル変換器を開
示する。

比較回路は精密ソリッドステートスイッチのスイッチン
グを制御して、その出力ラインに交互に正および負の電
圧を与える。

ソリッドステートスイッチの出力は；一定の期間と入力
アナログ電圧に比例する第１の極性期間とを有するパル
ス幅変調信号である。

この変換器の他の欠点は、ソリッドステートスイッチの
フィードバックスイッチング時間が時間ベース出力また
はユニバーサルカウンタのカウント期、間を決定する手
段と同期されないという事実から生じる。

このことが読出しの正確さを制限する。なぜならば誤差
はソリッドステートスイッチの出カニ表われるパルス幅
の一部の損失から生じる。

アメリカ合衆国特許第３４５８８０９号に教示１される
電圧スイッチング型のアナログ−ディジタル変換器は一
定期間変換サイクルを有する。

サイクルの第１の部分の間、スイッチがクロックパルス
によって駆動されて、基準電圧がそこを通過されかつ基
準電流１に変換され、基準電流は代数的に積分器の入力
でアナログ電流と加算される。

サイクルの第２の部分の間、このスイッチは不能動化さ
れかつアナログ電流のみが積分器の人力に印加される。

サイクルの第１の部分によって占有される期間の百分率
は、それが入力アナログ信号の値を表わすように調整さ
れる。

入力アナログ信号の値をディジタル型で決定するために
、カウンタがサイクルの一方の部分の間クロックパルス
をカウントする。

この変換器の付加的な欠点は、フィードバック期間がク
ロックパルスと同期されないということである。

それゆえに、パルス幅は正確に測定されずかつ犬き°い
直線性誤差が生じる。

アメリカ合衆国特許第３４８８６５２号に開示される電
圧スイッチング型のアナログ−ディジタル変換器はアメ
リカ合衆国特許第３５００１０９号のものと類似するが
、例外として交互にスイッチされた正および負の基準電
圧はアナログ電圧と加算される前に、積分されるよりも
むしろ、濾波される。

また、三角波電圧比較は行なわれない。その代わり、加
算電圧の比較が接地に対して行なわれる。

積分器が用いられないので、出力精度は比較的低い。

上述の特許のすべては電圧スイッチング型のアナログ−
ディジタル変換器に関するもので、それらは上述のよう
に、多くの欠点を有する。

これらの特許のすべてはスケールファクタ直線性の損失
および正確な読出し値の損失という共通の欠点を有する
。

上述のアメリカ合衆国特許出願、連続出願番号第５２４
８４１号に述べられる装置はユニポーラ電流スイッチン
グ構成を用いていてそれは実質的にスケールファクタ直
線性の損失および精密な読出し値の損失という欠点を最
少にする。

この装置は非常に良好なスケールファクタ直線性および
スケールファクタ安定性（または低スケールファクタ誤
差）を有しかつ比較的精密な読出し値を発生する。

スケールファクタ誤差はアナログ−ディジタル変換シス
テムの誤差の大部分を構成する。

スケールファクタ誤差はこの装置で実質的に最少にされ
たけれどもこの装置はなおも固有的にバイアスオフセッ
トおよびバイアスドリフト誤差を有する。

上に論じたアメリカ合衆国特許およびアメリカ合衆国特
許出願のいずれも、アナログ電流の振幅の関数としてバ
イポーラスイッチの精密電流をアナログ電流と選択的に
加算することによって、低バイアスおよび低スケールフ
ァクタ誤差でアナログ電流の振幅の高精度なディジタル
表現を発生するだめの増分型パルス幅変調型のアナロク
ーテイジタル変換器を教示していない。

発明の概要 簡単に言うと、低バイアスおよびスケールファクタ誤差
を有しかつ入力アナログ電流の高精度なディジタル読出
し値を与える改良されたアナログ−ディジタル変換器が
提供される。

好ましい実施例では、増分パルス幅変調器が、スイッチ
のブリッジ回路網による精密電流の、アナログ電流振幅
の関数で、積分器総和入力にまたは総和入力からバイポ
ーラスイッチングするのを制御する。

バイポーラ電流は積分器の総和入力でアナログ電流と加
算されて、積分器を能動化しこれら電流の総和の積分に
比例する電圧信号を発生する。

増分パルス幅変調器は電圧信号およびクロックパルスに
応答して、スイッチのブリッジ回路網を能動化し、バイ
ポーラスイッチされた精密電流の、積分器加算入力に対
する流れの方向を精密に制御する。

増分パルス幅変調器はまた出力回路を能動化して、非常
に低いバイアス誤差および非常に低いスケールファクタ
誤差で、アナログ電流の振幅の高精度なディジタル表現
を発生する。

この発明の目的は非常に低いスケールファクタ誤差だけ
でなく、非常に低いバイアス誤差で、アナログ電流の振
幅の高精度なディジタル表現を発生するためのアナログ
−ディジタル変換システムを提供することである。

この発明の実施例によれば、従来の電圧スイッチング技
術またはユニポーラスイッチ型精密電流技術を用いるか
わりに、バイポーラスイッチ型精密電流を与える回路を
用いることによって、抵抗器を完全にバイアス設定する
必要性を解消する、アナログ−ディジタル変換器が得ら
れる。

この発明の実施例によれば増分パルス幅変調信号のパル
ス幅の関数として、積分回路の総和入力にまたは総和入
力から精密電流の流れをスイッチする、アナログ−ディ
ジタル変換器が得られる。

この発明の実施例によれば、電流ディジタイザ、電磁加
速射出力ディジタイザ、ジャイロトルク電流ディジタイ
ザ、積分ディジタル電流計、精密積分ディジタル電圧計
または任意の他の形式のアナログ−ディジタル変換器と
して用いることができる、アナログ−ディジタル変換シ
ステムが４られる。

この発明の実施例によれば入力アナログ信号の振幅に比
例する出力クロックパルス速度を発生する、アナログ−
ディジタル変換器が得られる。

この発明のさらに実施例によれば、アナログ電流の振幅
に比例するスイッチング制御信号の幅を発生しかつディ
ジタル的に計測するために、アナログ電流の振幅の関数
で精密電流の流れの方向を積分器の総和入力に対して精
密にスイッチングすることによって、アナログ電流の振
幅のディジタル表現を発生する、アナログ−ディジタル
変換システムが得られる。

この発明の目的、特徴および利点ならびにこの発明それ
自体は、添付図面を参酌して理解される下記の詳細な説
明に照らして当該技術に熟達するものにとってより一層
明らかとなろう。

好ましい実施例の説明 図面を参照して、第１図はこの発明の改良された増分パ
ルス幅変調（ＩＰＷＭ）システムの好まＬＩ４Ｍ例のブ
ロックダイアグラムを示す。

第１図のシステムは、例えば、電流ディジタイザ、ジャ
イロトルク電流ディジタイザ、積分ディジタル電流計、
電磁加速計重力デイジタイザ、積分ディジタル電圧計、
または任意の他の形式のアナログ−ディジタル（Ａ／Ｄ
）変換器として動作することができる。

このシステムは入力端子１１からディジタイザ１３に印
加される入力アナログ電流Ｉｉに応答して、入力アナロ
グ電流の振幅のディジタル表現を発生する。

電流Ｉｉは最初外部アナログソース１５から得ることも
できる。

アナログソース１５はアナログ電流ソースであってもよ
くまたはアナログ電圧ソースであってもよい。

アナログソース１５が電磁加速針または未知アナログ電
流の他の適当なソースの１チヤネルのような、アナログ
電流ソースであるとき、アナログ電流Ｉｉはアナログソ
ース１５によって発生すれ、かつ端子１７に与えられ、
端子１Ｔおよび１１を接続するリード（図示されていな
い）を介してディジタイザ１３に与えられる。

他方、アナログソース１５が積分ディジタル電圧計また
はＡ／Ｄ変換器動作のためのようなアナログ電圧ソース
であるとき、抵抗器１９が（リードの代わりに）端子１
７および１１の間に結合されて、ソース１５からのアナ
ログ電圧をディジタイザ１３に印加するためにアナログ
電流に変換する。

タイミングソース２１はクロック発生器および周波数カ
ウントダウン回路（図示されていない）を含んでもよく
、周波数Ｆ１． Ｆ２およびＦ３でクロックパルス信号
を発生する。

任意の周波数をＦｌに選ぶことができ、Ｆ２はＦｌの倍
数であり、かつＦ３ばＦ２に等しいかまだはその約数で
ある。

例えば、第２図の後の説明において、Ｆｌ、Ｆ２および
Ｆ３はそれぞれ、４０キロヘルツ（）Ｇ（ｚ）、３２０
ヘルツ（Ｈｚ）および６４Ｈｚの周波数に選ばれている
。

Ｆｌ およびＦ２の周波数のクロックパルス信号はディ
ジタイザ１３に与えられて、ディジタイザ１３を能動化
し、アナログ電流Ｉｉを入力アナログ電流Ｉｉの振幅に
比例する速度を有するパルスの出力バーストに変換する
。

ディジタイザ１３からのこれらのパルスの出力バースト
はアナログ電流Ｉｉの振幅の高精度なディジタル表現を
表わす。

パルスのバーストはディジタイザ１３からライン２３を
経て計算装置２５に与えられ、計算装置２５は例えばカ
ウンタまたはディジタルコンピュータであってもよく、
アナログ電流Ｉｉの振幅のディジタル出力表示まだは読
出しを発生する。

この機能を達成するために、計算装置２５ばＦ３クロッ
クパルス信号を用いて、装置２５がカウント動作するサ
ンプリング時間を設定する。

計算装置２５はそれ故に各サンプル時間の間カウントア
ツプする。

装置２５は各サンプル時間の間Ｉｉの計測をストアしま
たは表示する。

ライン２３は計算装置２５に対してパルスのコンプリメ
ンタＩＪ’ｄｔの出力バーストを与える複合ラインであ
ってもよく、そこに含まれる情報を用いるためにコンプ
リメンタリな対を１個のラインに順に変換するようにし
てもよいことに留意しなければならない。

ディジタイザ１３は第２図および第３図を参照して詳細
に述べる。

第２図はディジタイザ１３をブロックダイアグラムの形
で図示し、第３図は第２図のディジタイザ１３の動作を
説明するのに有益な波形を図解する。

精密電流ソース３１は精密電流Ｉ８（波形３３）を発生
しスイッチ３５，３７，３９および４１のブリッジ回路
網に与える。

スイッチ３５，３７゜３９および４１は電界効果トラン
ジスタ（ＦＥＴ８）として図解されるが、しかし任意の
他の適当な電子スイッチを代わりに用いることができよ
う。

ＦＥＴスイッチ３５および３７は積分器４５の総和人力
４３と接地のような基準電位との間に具体的に直列に結
合され、その共通接続ドレイン電極は精密電流ソース３
１の入力側に結合される。

同じようにして、ＦＥＴスイッチ３９および４１は積分
器４５の総和人力４３と接地との間に一体的に直列結合
され、その共通接続ツース電極は精密電流ソース３１の
出力側に結合される。

ＦＥＴ３５，３７．３９および４１の動作は、増分パル
ス幅変調器（１，Ｐ、Ｗ、Ｍ、 ）回路４９（後述する
）のＤフリップフロップ４７によって制御される。

フリップフロップ４７のＱ出力はＸ信号出力を発生し、
それはＦＥＴ３７および３９のゲート電極に与えられ、
またフリップフロップ４７のり出力はＸ信号の補数、す
なわちＸを発生し、それはＦＥＴ３５および４１のゲー
ト電極に与えられる。

ディジタイザ１３には２つの動作モードがある。

第１の動作モードではフリップフロップ４７からのＸお
よびＸ信号はそれぞれ２進「１」および「０」論理状態
である。

その結果、この第１動作モードの間、ＦＥＴ３５および
４１はオフにゲートされかつＦＥＴ３７および３９はオ
ンにゲートされて、電流ＩＦＸが接地からＦＥＴ３７、
精密電流ソース３１およびＦＥＴ３９を通り総和人力４
３に流れる。

第２の動作モードでは、フリップフロップ４７からのＸ
およびＸ信号はそれぞれ２進「０」および「ｌ」論理状
態にある。

第２の動作モードの間ＦＥＴ３７および３９はオフにゲ
ートされかつＦＥＴ３５および４１はオンにゲートされ
て電流■根が総和人力４３からＦＥＴ３５、精密電流ソ
ース３１およびＦＥＴ４１を通り接地に流れる。

電流ＩＦおよびＩＦ−のための接地に至るまだは接地か
らの完全な径路は積分器４５およびその関連の電源（図
示されていない）をへて完成されることに留意しなけれ
ばならない。

精密電流ソース３１の入力を見ると、入力に戻るＩＦＸ
および■２−電流の総和は精密電流■８に等しい、なぜ
ならばこれらの電流は組み合わされて波形３３に示す定
常電流■８ となるからである。

しかしながら、積分器の総和人力４３を見ると、電流■
７およびＩｐＰ異なる時間に発生しかつ反対方向に流れ
、電流■ＦＸは総和人力４３に流れかつ電流ＩＦｆは総
和人力４３から流れ出す。

その結；果、バイポーラ電流が、スイッチ３５，３７゜
３９および４１のブリッジ回路網のスイッチ動作のため
に、総和人力４３にまたは総和人力４３から与えられる
。

このバイポーラ電流は波形５１に図示されるフィードバ
ック電流ＩＦである。

電流フＩＦはそれゆえに総和人力４３に流れるまたは総
和人力４３から流れる工、工および■、−電流の代数和
に等しく、波形５１の正および負の部分はそれぞれＩＦ
およびＩＦ−電流を表わす。

第２図のディジタイザ１３が、波形３３で示すように１
ミ；リアンペア（１ｍＡ）に等しい精密電流工。

を発生するように構成されると仮定する。

この場合フィードバック電流■２は、波形５１に示すよ
うに、１ｍＡまたは一１ｍＡのいずれかである。

総和人力４３にはまたその振幅のディジタル表２現に変
換されるべき未知の入力アナログ電流Ｉｉ（波形５３）
が与えられる。

電流ＩＦおよびＩｉは総和人力４３で総和されて、正味
電流（波形５５）を積分器４５に発生する。

この正味電流に応答して積分器４５は出力電圧Ｖ （波
形５７）ｉを発生し、それは総和人力４３に印加される
電流ＩＦおよびＩｉの総和の積分に比例する。

１、 Ｐ、 Ｗ、 Ｍ、回路４９の三角波発生器５９は
タイミングソース２１（第１図）からの３２０Ｈｚクロ
ックパルス信号（Ｆ２）に応答して、第３図で；波形６
１で示す３２０Ｈｚゼロ中心基準三角波信号を発生する
。

この三角波信号（波形６１）および積分器４５出力電圧
Ｖ。

（波形５７）は差動比較器６３でともに比較されて、比
較器６３の出力に波形６５（第３図）を発生する。

波形５７．６１′および６５を調べると、積分器出力電
圧Ｖ が三角波信号６１に対して負にあるとき波形６５
が２進「Ｏ」状態にあることがわかる。

同じようにして、積分器出力電圧Ｖ。

が三角波信号６１に対して正の時波形６５は２進「１」
状態にある。

； 差動比較器６３の出力（波形６５）はフリップフロ
ップ４７のＤ入力に与えられる。

第３図で波形６７によって示す４０ＫＨｚ クロックパ
ルス信号Ｆ１はフリップフロップ４７のクロックＣ１に
入力に与えられる。

４０ＫＨｚクロツクの各クロツクパルス時間ごとに、フ
リップフロップ４７のＱ出力のＸ信号はそのクロックパ
ルス時間直前にそのＤ入力に与えられた信号（波形６５
）の２進状態にとどまるかまたはそこに変化する。

Ｘ信号の補数Ｘはフリップフロップ４１のｑ出力に現わ
れる１フリツプフロツプ４７のり出力のこのＸ信号はま
だ１．Ｐ、Ｗ、ｌＶＬパルス（第３図の波形６９）とし
でも用いられる、なぜならばその平均パルス幅は測定す
べき入力アナログ電流Ｉｉの振幅に比例するからである
。

先に述べたように、フリップフロップ４７のＸおよびＸ
信号出力はスイッチ３５．３７，３９および４１のブリ
ッジ回路網の２対のＦＥＴスイッチ（３５，４１および
３７．３９）を選択的に制御しまたは駆動して、バイポ
ーラ精密電流ＩＦを総和人力４３に与え、その人力では
バイポーラ電流ＩＦがアナログ電流Ｉｉと代数的に加算
される。

フリップフロップ４７のＸおよびＸ出力はそれ故に任意
の与えられた時において工、電流の極性を決定し、のみ
ならず■２電流の極性の各々の時間持続期間をも決定す
る。

順に、増分パルス幅変調信号ＸおよびＸの幅はアナログ
電流Ｉ・の振幅の関数で１．Ｐ、Ｗ、Ｍ、回路４９によ
って制御される。

フリップフロップ４７のＱ出力からの１．Ｐ、Ｗ、ＩＶ
Ｌパルス信号又はまたＡＮＤゲニトニドに与えられて、
波形６９の「１」状態部分の間そこを通る４０ＫＨｚク
ロツクパルスを選択的にゲートする。

第３図において波形７３で示すＡＮＤゲーデー１の出力
パルスは未知のアナログ電流Ｉｉの振幅のディジタル表
現である。

これらの出力パルスは計算装置２５によってカウントさ
れて、出力ディジタル表示または読出しを与える。

計算装置２５がコンプリメンタリな対の入力を必要とす
る時、ＡＮＤゲーデー１の出力は論理インバータまたは
ＮＡＮＤゲートデーによって反転されて、波形１３の補
数を発生し、ＡＮＤゲート１１およびＮＮＡＮＤゲート
７デー出力は次に計算装置２５に与えられる。

ディジタイザ１３はフリ９ツブフロツプ４７からのＸお
よびＸ信号の各々のパルス幅を変えて、スイッチ３５．
３７．３９および４１のブリッジ回路網を能動化し、積
分器４５の総和人力４３に入るまたは総和人力４３を出
ていく電流■２およびＩｉ電流の総和の平均値がゼロと
なるようにフィードバック電流ＩＦの平均値を制御する
。

この関係は次の式からみることができる。

ＩＦＡ、十１１ＡｖＥ＝０（１）式 その結果、１．Ｐ、Ｗ、Ｍ回路４９は積分器４５からの
出力電圧Ｖ。

がゼニ平均出力レベルを有するような、そのＸおよびＸ
信号出力における衝撃係数を発生しなければならなめ。

それゆえに、１、 Ｐ、 Ｗ、 Ｍ、回路４９が第２図
のディジタイザ１３にアナログ電流Ｉｉの与えられた値
を与える；ことに応答して発生しなければならない衝撃
係数を見出すために、次の衝撃係数の式（２）をたてる
ことができる。

Ｉｉ 衝撃係数＝（〜＋１）５０係 （２）式１ ここ
に、Ｉｉ＝入力アナログ電流の振幅Ｉｉ＝ミニミニソー
スって発生される 精密電流の振幅。

ディジタイザ１３の動作をより明確に理解するために、
信号ＸがＦＥＴ３７および３９を能動化１するときＩＦ
＝＋１ｍＡでありかつ信号Ｘが波形５１で示すようにＦ
ＥＴ３５および４１を駆動するときＩＦ ＝ １ｒｎ
Ａであると仮定する。

ＩＦ＝■Ｆｚ ＋ ＩＦ ｚ であり、ここに工、工
は第１動作モードの間総和人力４３に流れる正の電流で
あり、■、−は第２動作モードの間総和人力４３から流
れ出る負の電流であることが想起されよう。

それゆえに、Ｉ ＝＋１ｍＡの時ＩＦｘ＝＋１ｍＡであ
りかつＩ −＝ＯｍＡである。

逆にＩＦ＝ １ｍＡのとき、Ｘ ＩＦＸ＝ＯｍＡでありＩＦＸ−＝−１ｍＡである。

さらに、時間ｔ１およびｔ２の間の波形５３で示すよう
に、アナログＩｉ ＝Ｏであると仮定する。

ＦＥＴ３７および３９がオンにゲートされる（かつＦＥ
Ｔ３５および４１がオフにゲートされる）とき、フィー
ドバック電流■Ｆ（または工ＦＸ）の＋１ｍＡが総和人
力４３に流れる。

同様に、ＦＥＴ３５および４１がオンにゲートされる（
かつＦＥＴ３７および３９がオフにゲートされる）とき
、フィードバック電流Ｉ （またはＩＦ、）の一１ｍＡ
は総和人力４３から流れ出る。

総和入力４３に入るまたは総和人力４３を出る電流■
およびＩｉの総和の平均値はゼロに等しくならなければ
ならずかつＩｉはこの説明ではＯｍＡに等しいものとし
て述べたので、ＦＥＴ３５および４１の対（のみならず
ＦＥＴ３７および３９の対の）５０係の衝撃係数を有す
る、なぜならばこれらのスイッチの各対は交互に時間の
５０係ずつオンおよびオフになるからである。

値Ｉｉ ＝０および■。

＝１ｍＡを（２）式に代入すると、第３図の時間期間ｔ
１−ｔ２の間Ｉｉ＝ＯｍＡであるとき５０係の衝撃係数
が１．Ｐ、Ｗ、Ｍ、回路４９によって発生されることが
確認される。

時間期間ｔ２−ｔ３の間波形５３で示すように、アナロ
グ電流Ｉ ｉ＝＋２ｍＡであると仮定する。

電流Ｉｉは値が正であるので、それは総和入力４３に流
れ込む。

（１）式に示すように、積分器４５の総和人力４３に流
れ込むまたは総和人力４３から流れ出るフィードバック
電流ＩＦの平均値（■Ｆ）は、第ＶＥ ３図の時間期間ｔ２−ｔ３の間Ｉｉ＝十’ｍＡであると
き、−”ｍＡに等しくなければならない。

値工ｉ＝＋−！−ｍＡおよびＩ ｉ＝１ ｒｎ Ａを（
２）式に代入すると、第３図の時間期間ｔ２−ｔ３の間
Ｉｉ＝＋−！−ｍＡであるとき７５係の衝撃係数が１．
Ｆ！Ｗ、Ｍ。

回路４９によって発生されることが示される。

換言すれば、平均的に、Ｘ信号（または１． Ｐ：Ｗ、
Ｍ。

パルス６９）のパルス幅は、ＦＥＴ３５および４１が時
間の７５係の間オンにゲートされかつ時間の２５係の間
オフにゲートされるようにされ、Ｘ信号のパルス幅は、
ＦＥＴ３７および３９が時間の７５係の間オフにゲート
され時間の２５係の間オンにゲートされるようにされる
。

同様に、（２）式を参照することによって１．Ｐ５Ａ’
ＪＬ回路４９は、例えば、アナログ電流Ｉｉがそれぞれ
−Ｉ８．−−ｉＩＳに等しいとき、０係、２５係および
１ｏｏｚの衝撃係数を発生することが理解できる。

第２図に示すように実現された回路では、ディジタイザ
１３はＩｉの値が一１ｍＡおよび＋１ｍＡの間で動作す
る。

このようにして、入力アナログ電流Ｉｉの振幅または極
性のどのような変化もフリップフロップ４７のＱ出力に
おける１、ＰＷＪＶしくルス６９の正の部分のパルス幅
の変化によっテ検出されかつＡＮＤゲーデー１（および
ＮＡＮＤゲ−）７５）を通り計算装置２５に至る４０Ｋ
Ｈｚクロツクパルスの数の相当する変化によって計算さ
れる。

しかしながら、他の動作パラメータも等しくこの発明の
範囲内に入ることを理解しなければならない。

例えば、第２図のディジタイザ１３は、もしＩｉの範囲
がもつと大きいとしたならば、Ｉ８ のより高い値で動
作するように構成するように構成することができよう。

（２）式で示すように１、最良の動作のためには、ディ
タイザ１３は０係および１００係の間の衝撃係数で動作
しなければならないが、■ｉ＝ＯｍＡのとき５０係の衝
撃係数が発生される。

第２図のディジタイザもまた１、Ｐ、Ｗ、Ｍ、パルス６
９がそれぞれ正および負で２あるときの時間の間パルス
の第１およθ第２の出力バーストを発生するように構成
することができよう。

この場合、計算装置２５はアップ／ダウンカウンタであ
ってもよく、そのカウンタは１、 Ｐ、 Ｗ、 Ｍ、
パルス６９が例えば正である時間のｉ間発生されるパル
スのバーストでそのカウントを増分し、かつ１．Ｐ、Ｗ
、ｌＶＬパルスが負である時の間発生されるパルスのバ
ーストでそのカウントを減分する。

今論じなければならないこの発明のいくつかの一付加的
な重要な利点が存在する。

第１に、精密電流ソース３１から゛の一定電流■８ の
ブリッジスイッチングによって、だとえＦＥＴスイッチ
３５，３７，３９および４１が有限のｆオン」抵抗を有
す名としても、無視できる１誤差が生じるにすぎない。

このような先に述べた電圧スイッチング技術を利用する
先行技術のシステムにおいては、累積的・なスイッチン
グ誤差が生じ、その結果比較的大ぎい出力誤差をもたら
した。

さらに、精密電流Ｉ８ のブリッジスイッチングはｉ同
時係属中のアメリカ合衆国特許出願、連続番号第５２４
８４１号に述べられるシステムよりもずっと対称的な電
流スイッチングをもたらす。

第２に、フリップフロップ４７のコンプリメンタリなＱ
およびり出力からのＸおよびＸ信号の周波数は、スイッ
チング誤差が無視できる程度に低くかつ一定周波数にす
ることができる。

第３に、１．Ｐ、Ｗ、Ｍ、のパルス６９の正の部分の期
間またはパルス幅の測定は実質的に正確測定値である、
なぜならばパルス幅はフリップフロップ４Ｔに与えられ
るかつＡＮＤゲーデー１（およびＮＡＮＤゲートデー）
から読出される４０ＫＨｚクロツクパルスの期間に等し
いディスクリートなステップにおいてのみ変化するから
である。

パルス幅変調リセットパルスを用いる他の公知のデイジ
タル化システムはパルス幅変調（ＰＷＭ）パルスのパル
ス幅ヲトのような読出しクロックパルスででも増分しな
い。

このようにして、これらの先行技術のシステムにおける
パルス期間の測定はＰＷＭパルスのプラスまたはマイナ
スの／クロックパルス期間の最大誤差を結果し、それは
非常に大きい累積誤差となりつる。

この発明の増分パルス幅変調技術はそのような累積誤差
を回避する、なぜな、らばプラスまたはマイナス１読出
しクロック期間であるところの１． Ｐ、 Ｗ、 Ｍ、
パルスの正の部分の期間の測定におけるどのような誤差
も積分器５５にストアされかつ累積誤差をもたらすこと
がないからである。

事実、任意の与えられた数の１、Ｐ、Ｗ、Ｍ、パルス期
間に対して、その与えられた数の１．Ｐ、Ｗ、Ｍ、パル
ス期間における全誤差はプラスまたはマイナス１の４０
ＫＨｚクロックパルス期間のままである。

この１読出しクロックパルス期間誤差は積分器４５の積
分器コンデンサ（図示されていない）の電荷に蓄積され
かつ、どのような付加的な、誤差の累積もなしに、次の
Ｉ 、Ｐ 、Ｗ、Ｍパルス期間に繰り越される。

第４に、この発明の増分パルス幅変調の利用によって、
比較的低いＦ２周波数の使用が可能となる。

第２図において、周波数Ｆ２は３２０Ｈｚに選択される
ことが想起されよう。

この３２０Ｈｚクロック周波数は１． Ｐ、 Ｗ、 Ｍ
、回路４９によって用いられ、積分器４５の出力Ｖ。

（波形５７）との電圧比較のだめに三角波（波形６１）
を発生した。

この電圧比較は１．Ｐ、Ｗ、Ｍ、メルフ６９０発生をも
たらした。

それゆえに、Ｆ２周波数はフリップフロップ４７の出力
における１、 Ｐ、 Ｗ、 Ｍ、の期間を制御する。

Ｆ２の選択のだめの低い方の周波数限界はディジタイザ
１３のための所要バンド幅によって設定される。

このようにして、ある用途では周波数Ｆ２は１０Ｈｚぐ
らいに低くまだは１０００Ｈｚぐらいに高くすることが
できる。

同時に、出力分解能またはＩ、Ｐ、Ｗ、にパルス測定の
精度は任意の所望値に設定することができる。

第２図の実施例において、４０ＫＨｚクロック周波数が
Ｆｌのために用いられた。

この４０ＫＨｚクロック周波数は１秒サンプル期間Ｆ３
に対するフルスケールの４ｏｏｏｏあたり１部の出力分
解能を与える。

もしＦｌがＩＭＨｚに選択されていたならば、出力分解
能はＦ３の１７６４秒サンプル期間についてフルスケー
ルの百方あたり６４部で達成できたであろう。

同じようにして、周波数Ｆ１ を増加しおよび／または
周波数Ｆ３を減少することによってこの発明ではより高
い出力分解能を達成することができる。

しかしながら、クロックパルス周波数Ｆ２およびＦ３は
同一タイミングクロック周波数Ｆ、（第１図）から得な
ければならないことおよびそれらはすべて適当なディス
クリートな比率によって相互に関連しなければならない
ことが想起されよう。

第５に、ディジタイザ１３はＮＡＮＤゲートデーのみな
らずＡＮＤゲーデー１から出力パルスを発生し、それは
パルス期間の時間を測定するために周辺機器を必要とす
るパルス幅変調信号よりもむしろ容易に計数を行なうこ
とができる。

最後に、この発明の主たる特徴の１つはそれがどのよう
なバイアス設定抵抗器も含まないことである。

その結果、この発明ではバイアス電流が特定的に与えら
れない。

そのようなバイアス設定抵抗器の欠除は、この発明がバ
イポーラスイッチの精密電流を与える回路を利用するこ
とに基〈。

バイアス電流を与えるだめのバイアス抵抗器を用いない
ことによって、改良されたアナログ−ディジタル変換器
が提供され、それは非常に低いスケールファクタ誤差の
みならず非常に低いバイアスオフセットおよびバイアス
ドリフト誤差で、アナログ電流の振幅で高精度なディジ
タル表現を発生する。

他方、先に述べた電圧スイッチング技術またはユニポー
ラ電流スイッチング技術のいずれも非常に低いバイアス
およびスケールファクタ誤差を有するシステムを提供す
ることができない。

従って、これらの先行技術のシステムはこの発明が提供
するような読出し精度を提供することができない。

このようにしてこの発明はアナログ電流の振幅に比例す
るスイッチング制御信号の期間を発生しかつディジタル
的に測定するために、アナログ電流の振幅の関数で積分
器の総和入力に流れるまたは総和入力から流れる精密電
流の流れの方向を精密にスイッチングすることによって
、アナログ電流の振幅の高精度なディジタル表現を発生
するだめの増分パルス幅変調型のアナログ−ディジタル
変換器を提供する。

この発明の顕著な特徴が図解され述べられたが、前掲の
特許請求の範囲に述べられるこの発明の精神および範囲
内において修正が可能であることが当該技術に熟達する
者にとって容易に明らかとなろう。

【図面の簡単な説明】

第１図はこの発明の好ましい実施例のブロックダイアグ
ラムである。 第２図は第１図のディジタイザのブロックダイアグラム
である。 第３図は第２図のディジタイザの動作を説明するのに役
立つ波形を示す。 各図面を通じて類似の参照数字は類似のまたは相当する
部分を示す。 図において、１１・・・入力端子、１３・・・ディジタ
イザ、１５・・・アナログソース、１７・・・端子、２
１・・・タイミングソース、２３・・・ライン、２５・
・・計算装置、３１・・・電流ソース、３３・・・５１
，５３゜５５．５７，６５，６９．７３・・・波形、３
５゜３９・・・ＦＥＴスイッチ、４１・・・ゲート電極
、４３・・・総和入力、４５・・・積分器、４７・・・
フリップフロップ、４９・・・回路、５９・・・三角波
発生器、６１・・・三角波信号、６３・・・差動比較器
、６７・・・クロックパルス、７１・・・ＡＮＤゲート
。

Claims (1)

1. 【特許請求の範囲】 １ 精密ユニポーラ定電流を発生するだめの手段と、 入力を有する積分器とを備え、前記積分器は前記入力を
   流れるアナログ電流および精密電流の総和の積分に比例
   する第１の信号を発生し、第１および第２の電圧レベル
   を有する制御信号によって制御されるスイッチのブリッ
   ジ配列であって、前記ユニポーラ定電流が前記制御信号
   の第１の電圧レベルの間、基準電位から前記発生手段を
   介して前記積分器の前記入力へ流れるように前記スイッ
   チのブリッジ配列を通過する第１の方向を経由して流れ
   ることができるようにし、かつ前記制御信号の第２の電
   圧レベルの間前記積分器の入力から前記発生手段を介し
   て前記基準電位へ流れるように前記スイッチのブリッジ
   配列を介して第２の方向を経由して流れることができる
   ようにするスイッチのブリッジ配列と、 前記第１の信号に応答して前記アナログ電流の振幅の関
   数として前記制御信号を発生しかつ前記≧アナログ電流
   の振幅のディジタル表示を発生するだめの手段とをさら
   に備え、 前記制御信号発生手段は、 第２および第３の信号のソースと、 前記第２の信号に応答して三角波信号を発生ｉするだめ
   の発生器と、 前記第１の信号および前記三角波信号に応答して比較信
   号を発生させるだめの比較器と、前記比較信号およびク
   ロックパルスに応答して前記アナログ電流の振幅の関数
   として前記制御ν信号を正確に発生するためのフリップ
   フロップと、前記アナログ電流の振幅をディジタル的に
   表示する第３の信号を通過させるように前記フリップフ
   ロップによって制御されるゲート回路とを備えた、アナ
   ログ−ディジタル変換器。