JPS58159285A - バツフアメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、情報処理装置のバッファメモリにおける制（
２）方式に関するものであり、更に拝しくいえば、バッ
ファメモリへの登録の抑制を制御する方式に関する。

情報処理装置ｌＬ４こおいて、中央処理装置に１６ＫＢ
〜３２ＫＢ程度の主記憶装置に比べて小容量ではめるが
尚速のバッファメモリ（キャッジ−メモリともまばれる
）を用意Ｔにとにより、実効的に主！ヒ１慧へのアクセ
クタイムを扁速化できることが知らイしている。

こ７１は、一般に情報処理装置ｉｔにおいて実行される
ゾ１」グフムＩｃは、メモリアクセスの局所性とよばイ
１．ろｌ買が存在することを利用したものである。

１＜＋Ｊち１．Ｊ５６比較的短期間をとってみると、プ
ログ７ムの待冨の限らｎたｊｌ！所が集中的ｌこアクセ
スさｌＬる細則があり、さらｌこ一度アクセスの行われ
た近辺υノアト°レスにアクセスが集中Ｔ６という傾向
が＋Ｊ這い。

１ＡＥって、比較的小谷賞のバッファメモリを用意して
、主記憶へのアクセスに際してアクセスのけわｎた語を
含む複数１ノードのブロックをバッファメモリ上にとり
込む。このとき、既にバッファメモリが一杯の状ｌ！１
４こなっている揚台には、最も長い間アクセスの行わｒ
Ｌな〃＼ったブロックをバッファ上乃）ら追出し、ここ
に、要求のあったブロックをとり込むような制御を行う
。これにより、以恢のアクセスに際して１ユ必咬な情報
はバッファメモリ上に存在する確率が尚くでき、メモリ
へのアクセスの大部分は、このバッファへのアクセスで
すませることができ、低速な主記憶にアクセスＴΦ回航
が減少し、これにより、情報処理装置が高速γｊ王記憶
をνｄえたと同等の幼果を得ることができる。

一般の局所性の編いプログラムＩこメ寸しＣ”１ま、最
も長い間ｉ照の行わイＬな９）ったブロックをバッファ
メモリから追出す、いわゆるＬＲＵ方式が効果的である
ことが知られており、一般の情報処理装置Ｅこおいては
、　Ｌ）ＬＬ１万式が通常用いられている。

しη）しながら、時短のプログラムにおいては先に述べ
たよ゛うな局所性が極めて低いものが存在し、こり）よ
うなプログラムが実行されると広いアドレス空間（こわ
たってアクセスが行われ、力）っ同一のアドレスに対し
て繰返しアクセスが行われることが少い。このようなプ
ログラムを実行する際にバッフアメそりを使用すると、
バッファメモリ上にとり込まれたブロックが再使用され
心ことは少いにも乃１かわらず、バッファメモリの多く
の部分がこのフ［Ｊツクの使用する情報のためｌこ置換
えられることにｆｊす、バッファメモリの内容が破壊さ
れ′Ｃしまい他のプログラムが再開した時点で、新た１
こバラノアメモリへの情報のとり込６が必要となり、１
１ｇ独処理装置の性能を低′ドさせΦ原因となっ（ＬＳ
　６　。

４−発明は１局所性の低い情報に対しては、バッノアメ
七りのＬ）（、Ｕ方式によるブロックのｔｉｒ換えのγ
ル」リズムを抑止し特定のブロックの６が置換；（ｃ’
Ｊス寸！Ｒ＋こなるように市１」御し、バラノアメモリ
の多くｇ）部分り内容の保存７ｊ：ｉｉ＋ろうとするも
のであるＯ 局所性の低いプログラムに対してこのように、特定のブ
ロックのみを置換えの対象とした場合でも、このプログ
ラムでのバッファメモリでのヒツト率は、全ブロックを
対象としてＬＲＵ方式でＩｆ換んた場合に比べてそれほ
ど低下することはない。

これに対して、前述のようにバッファメモリの他の部分
はその門番が保存されているので、局所性の低いプログ
ラムの実行が中断した時点で再開される他のプログラム
のｆこめの情報が保存されている確率が嶋まり生体とし
てのバッフアメ七りのヒツト率を嶋くすることができ、
従って実効的な主記憶アクセスタイムが＾速比され１′
＃報処理装置の性能が同上する。

４：発明ＩＪ、パンファメ七りのプロ、りのリプレース
メント１ｔｉｌＪ　！ａｌ　ＩＣ圓して、リプレースを
０定のブロック位置ｌこメ１してのみ行う限定モードε
よび、Ｌ）ｔＵＵ方式よりリプレースを行う通常ヤード
を設け、／・２フアメ七り制御モードを限足七−ドに設
足、限定モートから解除１−る十段、を儒え限定セード
にある場合ｔこは、バンファメ七りのアクセスに際しで
、ブロックのＬＲＵ制御情報の更新を抑止し、バッファ
メモリへのブロックの収込みに際して］まｋ　ｓｔＪ配
ＬＲＵ制呻制御で最も長い間アクセスのイＪ　４）　ｒ
ｌ、ｌ；、かったことを指定されているブロックをリノ
ーレースの対象として選択し、ここに、主記憶のソロ、
りの転送を行うための制ａ１４１＋段を儂えること１こ
より、局所性の低いプログラムの実行に際しでは、この
実行に先立って前記特足のモードを設建し、夾？Ｊ’が
終ｆした時点でこのモードを解除リ−ることｌこより、
Ｍ新注の低い処理の実行に際してはバッフアメそりの特
足りブロックしが便用さイージーいようＥこすることを
可能１こしたものであり、こイ１．ｆこまり、バッファ
メモリ上でのヒツト率を大［ＩＪ【こ下げることすく、
バッファメモリ上のすＮ報が１、ｄ　ｔｉｒ　６の低い
処理ｌこより破壊されることを防ぐことか口Ｊｕ目と１
ｘ６゜従って全体としてのバッフアメ（−ＩＪでのヒツ
ト率を高くできることになる。

匪っで、不発明の目的は、全体として高いヒツト４を犬
視しつるバッフアメ七り制岬方式を提供４゛ること＋Ｃ
あり、実効的な土Ｂｒ２憶アクセスタイムを関連化しう
るハ、ファメ七り制御方式を提供す会こと（こあり、筒
性症な情報処理装置を実現しうるバッフアメそり制御方
式を提供すること−こめる。

次に図面を用い、本発明について説明する。

図１１杢発明のハ、ファメ七り制御方式を具体的にした
装置の一実施例を示すフロック図である。

本人九同１こおいては、上記−は−レリとして１６Ｍワ
ード（ＩＭ＝−２２０）からなるものとしでおり、王ｉ
己憶γドレス（ユ２４ヒ゛７ト′ｉＪ１らなる。バッフ
ァメリはｄ量は４にワードで１ブロツクが８ワードで２
５６セツト×２コンパ−トメノドの構成とγＸっでいる
。

こ２１７こ対応しで、２４ビツトの土り己憶アドレスレ
ジスタ１（ま２４ビツトからなり、Ｆ位力）ら谷々３ビ
ットのブ１］、ｖり内ソードアドレス都１０１．　８ビ
、トのセ、ドアドレス都１０２．１３ビ、トカブ０７ク
アトレスｍ　ｌ　０３７７＞らγよっＣいる。

バノノアメモリ慄索チーーノル２Ｉま、バッフアメ七り
の２５６セツトｔこｖｌ応して、２５６エントリ７１１
）うＩより谷エントリは、２：ＪＬ／バートメントに対
応して、第１および第２のフロックアドレス８２０１゜
２０２、Ｃよび谷コンバートメトのアクセスのされ方に
関Ｔる情報を示すためのリプレースメントビット２０３
をもつ。

第１および第２のブロックアドレス８２０１゜２０２の
出力は、各々第１および！！２の比較回路３ＬＪ１％お
よび３０２に印加されている。主記憶アドレスレジスタ
ｌのブロックアト１／ス部１０３の値は第１および第２
のブロックアドレス部２０１゜２（＋２に印〃口されて
いるとともに第１５よび第２の」じ叡回５３ｏｘ、３ｏ
ｚの抽の人力にも印加されでいる。弔１石よび第２の比
較回路の一致検出信場３０３．３０４はアクセス制御部
４に印加さｎ”ｃおり、この比較回路３０３，３０４の
出力に応じてバ。

ノアの適切ｔブ０７りへのアクセス、主記憶からバッフ
ァメモリへのブロックの′転送、リプレース）７　ｉ　
ヒ’　、トの更新吟が行われることになる。

・・７フアメ七り検索テーブル２のリプレースメントヒ
ツト都２０３の出方はアクセス制御部４に印〃口さイ１
ており、また、アクセス制御部４で生成されたリプレー
スメント情報４０１はバッファメモリ検索テーブル２の
同一ピッ）２０３ｊこ印カロされているとともにアドレ
ス信号の一部としでバッフアメ七りにも印加されている
主記憶装置５はアクセス制ｃｍ部での指令に応じて主記
憶アドレスレジスタｌの２４ピントのアドレスを用いて
、あるいＬｔ主記憶アドレスの上位２１ビ、トオよび、
アクセス制御部４で生成されるブロック内１ノードアド
レス４０２７ｉ−用いてアクセスざ（Ｌ１データの絖田
し、および誓込６は主記憶データレジスタ６を介して何
イ）れる。

バッフアメセリア（ま４に’ノードのｄ輩をもち、アド
レス信号として（まアクセス制御！１４１部４で生成さ
イ′むたリプレースメント悄ｔＩ＠４０１．王記憶アド
レスレジスタｌのセットアドレスｉｌｓ　１０２の１１
！［および、アクセスｈ：ｌｍｍ４での１ｂ令に応じて
、３ヒツトの上記憶アドレスレジスタのワードアドレス
部１０１の誠、あるい（まアクセスＩｆｉｌＪ（財）部
４で生成された櫨４０２が印〃口さイしている。

バッフアメ七り７の人力データとしては、±ｍ１１′ｉ
フ′−タレジスタロのｆｆｉが印加され、でおり、出力
データ（よメモリデータレジスタ８に印加されている。

ｌａ　ｈ　、メモリデータレジスタ８には、主記憶デー
タレジスタ６の値、およびプロセッサからの誓込６デー
タも印加されている（図示せず）。

アクセス制御部４１こは、バッファメモリの制御（二一
ドク・保持するためのモードフリップフロップ４（＋４
が設けらａｌこ４’Ｌが値１をもつ場合には限定（コー
ドであることを示す。モードフリップフロップ４０４は
、プロセッサ（図示せず）を制御するたぬυンマイクロ
ブ′ログラムにより、セット、リセ７１゛ｊノ”Ｊ’　
ＩＩ＋５となっており、マイクロプログラムの付足のフ
ィールドのデコード結果が信号ｌ１８Ｉ４０５゜４（＋
６により、セット、リセットが行われる。

仄Ｉｃ本実施例における動作をｉｉ５！明する。

メモリへのアクセス費求があると、メモリアドレスレジ
スタｌに、アクセスすべき主ａ己Ｌｍアドレスがセット
される。

ｒχに、このアドレスのセ、ドアドレス部によりバッフ
アメそり検索テーブル２を絖出す。この結果、第１およ
び第２の比較回路のいずれρ）一方が一致を検出したと
きアクセス制御回路４は、一致の検出されたコンパート
メントに対応する値を生成し、これをコンパートメント
アドレスとしてＩＩ！号１Ｉｌｌ！４０１に印カロし、
これとメモリアドレスレジスタ１のセットアドレス１０
２、ブロック門■ツードアには、一致（／Ｊ慣出されな
かった万の比較回路にメ１応する値をリプレースメント
情報として生成し、これをバッファメモリ検索テーブル
２のリプレースメントビット部２０３のセットアドレス
ｌこ対応するエンｌに誉込み処理を終了する。

モードビットが１の場合、即ち、限定モードの場合には
この生成さイｔたリプレースメント情報のバッファメモ
リ検索テーブル２のリプレースメントビット部２０３へ
の誓込みが抑止される。

これにより、比較回路のいずｎか一方で一致が検出され
た場合、即ち、バッファメモリ上に対応Ｔるブロックが
存在する場合には、対応するバッファメモリ上のブロッ
クに対するアクセスを行うとともに、通常モードにおい
ては、バッファメモリ検索テーブル２のリプレースメン
トビ、トは長い間アクセスの行われなかった方のコンパ
ートメントを常に指定するように更新が行われ、＠定モ
ードにおいては、バッファメモリ検索テーブル２のリプ
レースメントビットの更新は行わないことになる。

第１および第２の比較回路３０１，３０２のいずれも一
致を検出しない場合、即ち、バッファメモリ上（こアク
セスの焚求されたワードを含むプロ。

りが存在しない場合には、必要なブロックを主記憶から
バッファメモリに取込むために次の制御が打われる◎ 即ち、バッファメモリに対するコンパートメントアドレ
ス４０１としては、バッファメモリ検索テーブル２乃）
ら続出されたリプレースメントビ、ト部２０３の１区を
印〃口し、主記憶装置２よびバッフアメ七りのブロック
内ワードアドレスとしては、アクセス制御１１４１ｍ４
のワードカウンタ４０３の出力４０２を使用して、［ノ
ードカウンタ４０３の１１をＯから７まで順次カウント
アツプしながら、谷値につい−Ｃ主記憶５を読出し、続
出されたデータを主記憶データレジスタ６にセットし、
この値をバッファメモリ７に誉込む。０の処理を行った
後バッフアメ七り検索テーブル２の、第１あるいは第２
０）ブ１」２ノアドレス部２０１め６い１ま、２０２の
リプレースメントビット都２０３力）ら続出された１直
でせｂ定されるブロックアドレス部に、主記憶アドレス
レジスタ１のプロ、クアドレス部１０３の値をｉ込む。

この後、先に示した比較回路３０１，３０２ｉこよる一
致検出の処理を何う。この場合１こは、対重６するプロ
、りがリプレースメントビットで指定されるコンパート
メント１こ既に格納済であるので、比較回路で一致が検
出さイＬ、バッファメモリへのアクセスが行わｌＬるこ
とにな−る。

次に本発明の第２の実施例について説明１−心。

本実施例においては、バッファ制御モードを限定モード
にｔ＆足、あるいＩま解除するために、待足り機械飴砧
令が設けられ、この特定の命会が実行さｎた時点で、ア
クセス制ｆＪ４部のモードが設定される。このモードが
限定モード−こ設定されている場合、通常モードに設定
されている場合の動作は第１の実施約６こおける場合と
同様である。

アメモリの特定のブロック位置のみをリプレースのＡ１
象とするような動作モード（限定モード）を設定、解除
する手段、およびバッファメモリへの７′クセスｊ＜−
際し、前記動作モードｌこ従って、限妃セードにおいて
はブロックのアクセスに関するリグレースメンｌ［報の
史″＃は行わないようｌこする山すＩＩｆ４Ｉ＋氏、葛
よびブロックのリプレースに際してはリプレースメント
情報においで、′Ｎｋも長い間アクセスの行われなかっ
たと指定されているブロック１こ対してブロックのリプ
レースを行うための制ｔＩｉＵ＋波を儂んることにより
、限定モードにおいてＩＪ１ハ、ノアメモリの特定のブ
ロック位置の６がリプレースの×１象となるようにした
ものであり勤こイＬ（こより、局所性の低いプログラム
の実行に際して、このためにバッフ・ｒメ七りの多くの
部分がリプレースの対象となることを防止することを可
能にしたものである。

従って、以上述べた本発明の主旨に背２Ｓｌ）ぬ限り、
いくつかの変形がｏＴ　ＭＥであり、たとえば、本実施
例におけるバッファメモリのセット数、コンパ−１メン
ト数、ブロックサイズ等、あるい（ゴ±記憶谷を等は他
の適切ｆｆ値１こ設定できること（ま明ら乃）であり、
たとんばコンパートメント数を多くした一合においてｌ
！、’Ｊプレースメント情報として複数−のビット数か
心安となるとともにリプレースメントｆｆｔ報の更新、
めるいＩま最も艮い間アクセスの行われなかったコンパ
ートメントの＠田等の一理もコンパートメントＨに対応
した複雑なものとなるであろう。

また、本実胤しリにおいては、バクファメモリの検索に
実アドレスを用いるものとして説明しているが、使米知
られているように、仮想アドレスＩこよりｍ本を汀うよ
うにＴΦこともｉＪ能である。

まｆこ、本実施例においては、アクセス制御部の具体的
な実現方法については、詳細なａｙ？、門は行るＣいぽ
いが、これは主記憶装置、バッファメモリの狩注等蚤こ
応じて従来知られている技術多こより容易（こ作成ロエ
能であることはいうまでもない。

また、本実施例の説８Ａにおいてはパ、ファ制御七−ド
の限定モードへの設定のタイミングについＣ（ま待に述
べていないが、たとえば長大データの移送＊ｉＪ令υシ
よっ７，１′特定の命令の実行に際して、こＯＶμδ令
Ｃ／、＋大ｈｋ制御するマイクロ命令列の中で限定モー
ト１ご設定、解除テ心場合、あるいは特定の〕ｌ−Ｊセ
ンヤシ）プロセジャを記述する制（財）構造体（こ？’
Ｌをプロセジャ記述子とよぶ）にこのフィールドをこよ
り、このプロセジャの実行に除しては限７Ｐ七−ドでバ
ッファメモリを制御ｉＩＴべきであるこ・ｙ　、５−示
’ｊ−”＋’ｆ定のフィールドを設け、プロセジャの１
−ル蛸■゛の実行に際して、対応する１０セジヤ記述子
Ｑ）このフィールドを参照し、限にモードの指定がある
一合ｉこは、アクセス制御モードを限定−Ｐ−ドに設定
し、リターンに除しで、限定モードを解除する。ハード
ウェアによりプロセジャ目ピ述子のチェック等が行わｎ
る場合には、コール命令を行うマイクロ命令列において
、この七−ドの設定が制御されることになる。

また、プロセジャ記述子のチェックを／＼−ト″ウェア
により竹わないようｒｌ情報処理装１ｉ［こおいでは、
ソフトウェアによりプロセジャ記述子の前述のバッファ
メモリ制御モードフィールドをチェ。

りし限定モードの指定がある場合には、限定モードに設
定するための特別の愼械耐命令を夫付することにより、
特定のプロセジャの実行１こ−してノイッファメモリを
眠足モードで使用することが口■能であΦ０

【図面の簡単な説明】

図は、不発明のバッファメモリ制両方式を具俸的にした
一実施例を示すブロック図である。 図（こおいて、 １はメモリアドレスレジスタ、 ２（まバ、ノアメモリ恢糸アーソル、 ３０１．１２は第１および第２の比幀回路、４はアクセ
ス制御部、 ５は上記［。 ６番ま土ｉ己憶データレジスタ、 ７はバッファメモリ、 ８（エメモリデータレジスタを示す。

Claims (1)

1. 【特許請求の範囲】 １、　　ｔ＃ｍ処８ｉ装祷のバッファメモリ憂こ２いて
   、バッファメモリ上Ｑノブロ、クリリプレース飼岬１こ
   圓する特定のモードを設定、解除−）−６手段、および
   バッフアメ化りでのｆＨ報のアクセスｔｃ　ＰＩｐ！し
   て、前記特定の七−ドが設定ざｉしているＪｄ曾ｌこは
   、プロこと１こより、１１１記待尼のモードにある（転
   ）甘に（ま、バッファメモリ上の特定のプロ、り装置ｄ
   こ対しての６ブロツクのリプレースを行わせることを棒
   慎トスるバッファメモり制一方式。 ２、　　ｉ＋Ｊｉ＜バッファメモリ上りフロックの制御
   ｌこ関する特定のモードを設定、）Ｉｊ！Ｉ尿Ｔるす坂
   が愼体瞼細舎をもつことを特似ξリーる待針ｉ＾水の範
   囲第】項ム己載のバッフアメ化り制御方式。