JPS58149569A - スカラ配列化による並列化処理方式 - Google Patents
スカラ配列化による並列化処理方式Info
- Publication number
- JPS58149569A JPS58149569A JP3119782A JP3119782A JPS58149569A JP S58149569 A JPS58149569 A JP S58149569A JP 3119782 A JP3119782 A JP 3119782A JP 3119782 A JP3119782 A JP 3119782A JP S58149569 A JPS58149569 A JP S58149569A
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- JP
- Japan
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- program
- intermediate code
- loop
- section
- existence
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/45—Exploiting coarse grain parallelism in compilation, i.e. parallelism between groups of instructions
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（４）発明の技術分野
本発明は、スカラ配列化による並列処理化処理方式、特
に複数の並列演算部をそなえたベクトル処理プロセッサ
に対して、与えられたソース・プログラムから目的プロ
グラムを生成して供給するコンパイラにおいて、単純変
数をもつループに関して、当該単純変数についてループ
の入口と出口とにおけるビジー状態を調べて分類を行い
、当該分類にもとづいて夫々並列処理化のだめの処理を
行うようにしたスカラ配列化による並列化処理方式に関
すΣものである。
に複数の並列演算部をそなえたベクトル処理プロセッサ
に対して、与えられたソース・プログラムから目的プロ
グラムを生成して供給するコンパイラにおいて、単純変
数をもつループに関して、当該単純変数についてループ
の入口と出口とにおけるビジー状態を調べて分類を行い
、当該分類にもとづいて夫々並列処理化のだめの処理を
行うようにしたスカラ配列化による並列化処理方式に関
すΣものである。
（Ｂ）技術の背景と問題点
例えば、第１図（４）に示す如く、ベクトルＡに属する
エレメントα１．Ｃ２，・・・とベクトルＢに属するニ
レメン） ＩＨ，ｂｚ、・・・との各エレメント相互を
加算シて、エレメントＣ１，Ｃ２，・・・をもつベクト
ルＣを生成するような、ベクトル命令を実行するベクト
ル処理プロセッサが存在している。第１図（４）図示の
場合、第を番目のエレメント相互の加算を行なうか否か
をマスク・エレメントｍｌ、７’ｌＬ２．・・・にて指
示するようにされており、第１図ω）に−膜化して示す
如き処理が行なわれる。
エレメントα１．Ｃ２，・・・とベクトルＢに属するニ
レメン） ＩＨ，ｂｚ、・・・との各エレメント相互を
加算シて、エレメントＣ１，Ｃ２，・・・をもつベクト
ルＣを生成するような、ベクトル命令を実行するベクト
ル処理プロセッサが存在している。第１図（４）図示の
場合、第を番目のエレメント相互の加算を行なうか否か
をマスク・エレメントｍｌ、７’ｌＬ２．・・・にて指
示するようにされており、第１図ω）に−膜化して示す
如き処理が行なわれる。
上記の如き処理を行なうベクトル処理プロセッサ金有す
るデータ処理システムは、一実施例として第２図図示の
如きシステム構成をもっている。
るデータ処理システムは、一実施例として第２図図示の
如きシステム構成をもっている。
図中の符号１は主記憶装置、２はメモリ制御装置。
３はベクトル処理プロセッサ、４はチャネル・プロセッ
サ、５は大記憶装置、６はスカラ処理回路部、７はベク
トル処理回路部、８−０．８−１．・・・は夫々浮動小
数点データ・レジスタ、９−０．９−１゜・・・は夫々
複数個のデータ（エレメント・データ）を格納し得るベ
クトル・レジスタ、１０−０．１０−１゜・・・ハ夫々
複数個のマスク・データ（マスク・エレメント・データ
）を格納し得るマスク・レジスタ。
サ、５は大記憶装置、６はスカラ処理回路部、７はベク
トル処理回路部、８−０．８−１．・・・は夫々浮動小
数点データ・レジスタ、９−０．９−１゜・・・は夫々
複数個のデータ（エレメント・データ）を格納し得るベ
クトル・レジスタ、１０−０．１０−１゜・・・ハ夫々
複数個のマスク・データ（マスク・エレメント・データ
）を格納し得るマスク・レジスタ。
１１はベクトル長レジスタであって各ベクトルレジスタ
に格納されるエレメントの個数情報がセットされるもの
、１２−０．１２−１は夫々メモリ・アクセス・パイプ
ライン、１３は加減算パイプライン、１４は乗算処理パ
イプライン、１５は除算処理パイプライン、１６はマス
ク処理パイプラインを表わしている。
に格納されるエレメントの個数情報がセットされるもの
、１２−０．１２−１は夫々メモリ・アクセス・パイプ
ライン、１３は加減算パイプライン、１４は乗算処理パ
イプライン、１５は除算処理パイプライン、１６はマス
ク処理パイプラインを表わしている。
上記の如きベクトル処理プロセッサが処理を実行するに
当って、当該プロセッサが実行するに適した形に、与え
られたソース・プログラムをコン・ぞイルし目的プログ
ラムを生成することが行なわれる。当該コンパイルを行
なうコンパイラの構成は第３図を参照して後述されるが
、当該コンパイラによるコンパイル処理に当って、ベク
トル処理プロセッサによる処理が実行される際に、上述
のパイプライン演算部による処理を有効に活かし得るよ
うに並列実行可能な形にコンパイルすることが望まれる
。
当って、当該プロセッサが実行するに適した形に、与え
られたソース・プログラムをコン・ぞイルし目的プログ
ラムを生成することが行なわれる。当該コンパイルを行
なうコンパイラの構成は第３図を参照して後述されるが
、当該コンパイラによるコンパイル処理に当って、ベク
トル処理プロセッサによる処理が実行される際に、上述
のパイプライン演算部による処理を有効に活かし得るよ
うに並列実行可能な形にコンパイルすることが望まれる
。
しかし従来、単純変数（スカラ変数ともいう）をもつル
ープに関してループの入口や出口において当該単純変数
がビジー状態即ちその入口や出口において当該単純変数
が活きている場合においては、第６図に示す如く人口ビ
ジーであって「総和」と認識されたもの（本発明にいう
分類ｒｌＪのもの）以外は並列実行不可であるものとし
て取扱われていた。即ちベクトル処理プロセッサがスカ
ラ命令によって処理する形にコンパイルされていた。
ープに関してループの入口や出口において当該単純変数
がビジー状態即ちその入口や出口において当該単純変数
が活きている場合においては、第６図に示す如く人口ビ
ジーであって「総和」と認識されたもの（本発明にいう
分類ｒｌＪのもの）以外は並列実行不可であるものとし
て取扱われていた。即ちベクトル処理プロセッサがスカ
ラ命令によって処理する形にコンパイルされていた。
（Ｏ発明の目的と構成
本発明は、上記の点について検討を進め、単純変数の存
在態様が予め定められた分類に該当するものについて並
列実行化全促進するようにすること全目的としており、
（１）ループの入口と出口とにおける単純変数のビジー
状態を調べ、 （＋１）当該単純変数の存在態様を分類
し、 （１ｉ１）分類結果に応じて夫々の形で単純変数
配列化を行って、並列実行化を図るようにしたことを特
徴としている。以下図面を参照しつつ説明する。
在態様が予め定められた分類に該当するものについて並
列実行化全促進するようにすること全目的としており、
（１）ループの入口と出口とにおける単純変数のビジー
状態を調べ、 （＋１）当該単純変数の存在態様を分類
し、 （１ｉ１）分類結果に応じて夫々の形で単純変数
配列化を行って、並列実行化を図るようにしたことを特
徴としている。以下図面を参照しつつ説明する。
０発明の実施例
第３図は本発明に用いるコンパイラの一実施例構成、第
４図は本発明においてソース・プログラムを中間コード
に移してゆく態様全説明する説明図、第５図はソース・
プログラムをベクトル化してゆく態様を説明する説明図
、第６図は従来から並列実行可能とされていたループの
態様、第７図はベクトル化部における本発明に直接関連
する部分の一実施例フローチャート、第８図は単純変数
の存在態様を説明する説明図、第９図ないし第１３図は
夫々本発明にいう一実施例分類別処理態様を示す。また
第１４図ないし第１８図は順に夫々本発明にいう分類ｒ
ｌＪないし分類「５」に対応した所の変形の態様例を示
している。
４図は本発明においてソース・プログラムを中間コード
に移してゆく態様全説明する説明図、第５図はソース・
プログラムをベクトル化してゆく態様を説明する説明図
、第６図は従来から並列実行可能とされていたループの
態様、第７図はベクトル化部における本発明に直接関連
する部分の一実施例フローチャート、第８図は単純変数
の存在態様を説明する説明図、第９図ないし第１３図は
夫々本発明にいう一実施例分類別処理態様を示す。また
第１４図ないし第１８図は順に夫々本発明にいう分類ｒ
ｌＪないし分類「５」に対応した所の変形の態様例を示
している。
第３図において、１７は大記憶装置に格納されているソ
ース・プログラム、１Ｂはコンパイラ。
ース・プログラム、１Ｂはコンパイラ。
１９はコンパイルされて大記憶装置上に格納され・る目
的プログラム、２０はソース解釈部、２１は記憶域割付
は部、２２はベクトル化部、２３は中間コード最適化部
、２４はレジスタ使用決定部。
的プログラム、２０はソース解釈部、２１は記憶域割付
は部、２２はベクトル化部、２３は中間コード最適化部
、２４はレジスタ使用決定部。
２５は目的プログラム出力部を表わしている。
コンパイラ１８は、大記憶装置からソース・プログラム
１７を取込んで、所望の目的プログラム１９を生成する
。このとき図示の各部は次のような処理を行う。
１７を取込んで、所望の目的プログラム１９を生成する
。このとき図示の各部は次のような処理を行う。
即チ、ソース解釈部２０はソース・プログラム１７ｙ２
大記憶装置から取込み９文解釈を行って中間コード（テ
キスト）に展開する。例えばソース・プログラムが第４
図図示左側の如き場合に図示右側に示す如き中間コード
に展開する。記憶域割付は部２１はプログラム内に出現
する各種データに対応（〜で記憶域内番地を割当てる。
大記憶装置から取込み９文解釈を行って中間コード（テ
キスト）に展開する。例えばソース・プログラムが第４
図図示左側の如き場合に図示右側に示す如き中間コード
に展開する。記憶域割付は部２１はプログラム内に出現
する各種データに対応（〜で記憶域内番地を割当てる。
ベクトル化部２２は、プログラム中のループ構造を検出
し。
し。
並列実行可能部分を認識し第５図図示の如く中間コード
変更を行う。中間コード最適化部２３は。
変更を行う。中間コード最適化部２３は。
中間コードのレベルで、第２図図示の如きベクトル処理
プロセッサを有効に利用するための最適化を施す。レジ
スタ使用決定部２４は、中間コードに現われたデータに
対して、ベクトル処理プロセッサ上の資源（レジスタ）
を割当てる。そして目的プログラム出力部２５は機械命
令語を大記憶装置へ出力しかつ命令語レベルでの最適化
を行う。
プロセッサを有効に利用するための最適化を施す。レジ
スタ使用決定部２４は、中間コードに現われたデータに
対して、ベクトル処理プロセッサ上の資源（レジスタ）
を割当てる。そして目的プログラム出力部２５は機械命
令語を大記憶装置へ出力しかつ命令語レベルでの最適化
を行う。
ベクトル処理プロセッサを稼動させるだめのコンパイラ
は第３図図示の如き構成をもっており。
は第３図図示の如き構成をもっており。
上記ベクトル化部において本発明にいう並列実行可能な
ものについてペクトライズ（並列実行化）してゆく。
ものについてペクトライズ（並列実行化）してゆく。
しかし、従来、ループ内に単純変数をもちかつ当該単純
変数がループの入口および／または出口においてビジー
状態となっているものについては。
変数がループの入口および／または出口においてビジー
状態となっているものについては。
第６図図示の如く予め定められた形態をもつもの以外は
、並列実行不可であるとされていた。
、並列実行不可であるとされていた。
本発明においては、第３図図示のベクトル化部２２にお
いて、第７図図示の如き処理を行わせるようにして、単
純変数の存在態様を分類し２分類された形のループにつ
いて、単純変数を夫々の形で配列化し、並列実行可能な
ものとしてコンパイルするようにしている。即ち。
いて、第７図図示の如き処理を行わせるようにして、単
純変数の存在態様を分類し２分類された形のループにつ
いて、単純変数を夫々の形で配列化し、並列実行可能な
ものとしてコンパイルするようにしている。即ち。
（１） 与えられたソース・プログラムに対応して。
ＤＯループの存在を検出し。
（２） 当該ループ内で定義される単純変数の存在を
検出して取出す。
検出して取出す。
（３）取出された単純変数について、第８図に示す如く
、ループの入口または出口におけるビジー状態を調べる
と共に、当該単純変数の存在態様にもとづいて分類を行
う。
、ループの入口または出口におけるビジー状態を調べる
と共に、当該単純変数の存在態様にもとづいて分類を行
う。
（４）分類不可であるものについては、当該ループの並
列実行化ができないものとして、スカラ命令による処理
実行の形でコンパイルが進められる。
列実行化ができないものとして、スカラ命令による処理
実行の形でコンパイルが進められる。
（５）分類可能なものについては、第９図ないし第１３
図に示す形で、夫々の分類に応じた形の単純変数配列化
を行う。即ち分類別処理を行う。
図に示す形で、夫々の分類に応じた形の単純変数配列化
を行う。即ち分類別処理を行う。
（６）１つの単純変数について分類別処理が行われると
１次にチェックすべき単純変数があれば。
１次にチェックすべき単純変数があれば。
これについて処理が繰返される。
（力 そして、上記分類可能なループについては。
ベクトル化部２２における処理機能によって。
ペクトライズされてゆく。
第８図は単純変数の存在態様を説明する説明図を示し、
１つの単純変数がループの入口または出口においてビジ
ー状態にあるか否かにもとづいて。
１つの単純変数がループの入口または出口においてビジ
ー状態にあるか否かにもとづいて。
図示の４個の枠内のいずれかが調べられる。そして。
（１）入口でビジーでありかつ出口でビジーであるもの
について１分類「１」と分類「２」と分類「３」と「そ
の値・・・・・・分類不能」とに区分され。
について１分類「１」と分類「２」と分類「３」と「そ
の値・・・・・・分類不能」とに区分され。
（１１） 入口でビジーでありかつ出口でビジーでな
いものについて、「分類不能」とされ。
いものについて、「分類不能」とされ。
（ｉｌｌ） 入口でビジーでなくかつ出口においてビ
ジーであるものについて９分類「４」とされ。
ジーであるものについて９分類「４」とされ。
（ｌｖ） 入口でビジーでなくかつ出口でもビジーで
ないものについて２分類「５」とされる。
ないものについて２分類「５」とされる。
なお上記分＠「２」において「アーティキュレーション
の位置」とはループを実行するときに必らず通る部分を
意味している。
の位置」とはループを実行するときに必らず通る部分を
意味している。
分類「１」の場合には、第９図図示の如く、配列化を行
わない。
わない。
分類「２」の場合には、第１０図図示の如く。
単純変数に対応して配列ＶＴを用意し、最初の定義の存
在位置に応じて、単純変数をＶ Ｔ （Ｉ）またＶＴ（
Ｉ＋１）で置換する々どを行う。
在位置に応じて、単純変数をＶ Ｔ （Ｉ）またＶＴ（
Ｉ＋１）で置換する々どを行う。
分類「３」の場合には、第１１図図示の如く。
最初の定義の存在位置に応じて、学純変数をＶＴ（６）
またはＶＴ（Ｋ＋１）で置換するなどを行う。
またはＶＴ（Ｋ＋１）で置換するなどを行う。
分類「４」の場合には、第１２図図示の如く。
単純変数をＶ Ｔ （Ｉ）で置換するなどを行う０分類
「５」の場合には、第１３図図示の如く。
「５」の場合には、第１３図図示の如く。
単純変数をＶ Ｔ （Ｉ）で置換するようにする。
なお第１４図ないし第１８図は順に夫々上記分類ｒｌＪ
ないし「５」に対応した所の変形の態様例を示している
。
ないし「５」に対応した所の変形の態様例を示している
。
［Ｆ］発明の詳細
な説明した如く１本発明によれば、単純変数を含むルー
プについて並列実行化を促進することができ、ベクトル
処理プロセッサによる処理実行に際して高速化を図るこ
とが可能となる。
プについて並列実行化を促進することができ、ベクトル
処理プロセッサによる処理実行に際して高速化を図るこ
とが可能となる。
第１図はベクトル命令に対応した処理を概念的に説明す
る説明図、第２図は本発明にいうベクトル処理プロセッ
サを有する処理システムの一実施例、第３図は本発明に
用いるコンパイラの一実施例構成、第４図はソース・プ
ログラムを中間コードに移してゆく態様を説明する説明
図、第５図はソース・プログラムをベクトル化してゆく
態様を説明する説明図、 ｖ６図は従来から並列実行可
能とされていたループの態様、第７図はベクトル化部に
おける本発明に直接関連する部分の一実施例フローチャ
ート、第８図は単純変数の存在態様を説明する説明図、
第９図ないし第１３図は夫々本発明にいう一実施例分類
別処理態様を示す。また第１４図ないし第１８図は順に
夫々本発明にいう分類「１」ないし分類「５」に対応し
た所の変形の態様例を示している。 図中、１は主記憶装置、２はメモリ制御装置。 ３はベクトル処理プロセッサ、４はチャネル惨プロセッ
サ、５は大記憶装置、９はベクトルレジスタ、１０はマ
スク・レジスタ、１１ないし１６は夫々パイプライン演
算部、１７はソース・プログラム、１Ｂはコンパイラ、
１９１ｉ目的プログラム。 ２０はソース解釈部、２１は記憶割付は部、２２はベク
トル化部、２３は、中間コード最適化部。 ２４はレジスタ使用決定部、２５は目的プログラム出力
部を表わしている。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 （外１名） −ｐ＋ 肥 才ｚ図 特開昭５８−１４９５６９ Ｃ５） ｆ−４−図 ｊｙ５２ Ｄｏ １０１＝１． ／θＯＶＬＥＮ（ｊ＝ＩＤ０ＴＧ
図 Ｘ＝ −−− ＝Ｘ １０ Ｃ０ＮＴ１ＮｕＥ ＝Ｘ Ｘ ＝−−− ＝Ｘ−−− ｙｏ ＣｏＮＴｉｙＪｕＥ Ｘ＝ ＥＮＱノＦ ／１１） ＣＤ ＮＴｉＮｔＬＥ Ｘ＝ｖｒ（Ｋ） ρｏｔｏｒ＝ｔ Ｎ ＶＴ（Ｉ ）＝−−− １０Ｃｏ Ａ’ Ｔｉ ／Ｖ １１ Ｌ）（＝ＶＴ（Ａ
／） ＝Ｘ ＤＯ１０１＝１ ＃ ＶＴ＜Ｉノ＝−−一 １０ Ｃｏ Ａ／ ７％ ／Ｖｕ ＥＸ＝
る説明図、第２図は本発明にいうベクトル処理プロセッ
サを有する処理システムの一実施例、第３図は本発明に
用いるコンパイラの一実施例構成、第４図はソース・プ
ログラムを中間コードに移してゆく態様を説明する説明
図、第５図はソース・プログラムをベクトル化してゆく
態様を説明する説明図、 ｖ６図は従来から並列実行可
能とされていたループの態様、第７図はベクトル化部に
おける本発明に直接関連する部分の一実施例フローチャ
ート、第８図は単純変数の存在態様を説明する説明図、
第９図ないし第１３図は夫々本発明にいう一実施例分類
別処理態様を示す。また第１４図ないし第１８図は順に
夫々本発明にいう分類「１」ないし分類「５」に対応し
た所の変形の態様例を示している。 図中、１は主記憶装置、２はメモリ制御装置。 ３はベクトル処理プロセッサ、４はチャネル惨プロセッ
サ、５は大記憶装置、９はベクトルレジスタ、１０はマ
スク・レジスタ、１１ないし１６は夫々パイプライン演
算部、１７はソース・プログラム、１Ｂはコンパイラ、
１９１ｉ目的プログラム。 ２０はソース解釈部、２１は記憶割付は部、２２はベク
トル化部、２３は、中間コード最適化部。 ２４はレジスタ使用決定部、２５は目的プログラム出力
部を表わしている。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 （外１名） −ｐ＋ 肥 才ｚ図 特開昭５８−１４９５６９ Ｃ５） ｆ−４−図 ｊｙ５２ Ｄｏ １０１＝１． ／θＯＶＬＥＮ（ｊ＝ＩＤ０ＴＧ
図 Ｘ＝ −−− ＝Ｘ １０ Ｃ０ＮＴ１ＮｕＥ ＝Ｘ Ｘ ＝−−− ＝Ｘ−−− ｙｏ ＣｏＮＴｉｙＪｕＥ Ｘ＝ ＥＮＱノＦ ／１１） ＣＤ ＮＴｉＮｔＬＥ Ｘ＝ｖｒ（Ｋ） ρｏｔｏｒ＝ｔ Ｎ ＶＴ（Ｉ ）＝−−− １０Ｃｏ Ａ’ Ｔｉ ／Ｖ １１ Ｌ）（＝ＶＴ（Ａ
／） ＝Ｘ ＤＯ１０１＝１ ＃ ＶＴ＜Ｉノ＝−−一 １０ Ｃｏ Ａ／ ７％ ／Ｖｕ ＥＸ＝
Claims (1)
- 【特許請求の範囲】 複数の並列演算部をそなえると共に複数個のし ジス
タを 少なくともそなえてベクトル命令を実行するベク
トル処理プロセッサに対して。 与えられたソース・プログラムから目的プログラムを生
成して供給するコンパイラにおいて、上記ソース・プロ
グラムの文解釈を行って中間コードに展開するソース解
釈部、プログラム中に出現する各種データに記憶域内番
地を割り当てる記憶域割付は部、プログラム中のループ
構造を検出して並列実行可能部分の認識を行いかつ上記
中間コード変更を行うベクトル化部、中間コードのレベ
ルで上記ベクトル処理プロセッサを有効に利用するだめ
の最適化を施す中間コード最適化部、中間コードに現わ
れたデータに実際の資源を割当てるレジスタ使用決定部
、および目的プログラム出力部をそなえてなり、更に、
上記ベクトル化部は、ループの存在を検出すると共にル
ープ内で定義される単純変数の存在を検出し２次いで当
該単純変数のループの入口と出口とにおけるビジー状態
にもとづいて当該単純変数の存在態様を分類するよう構
成され、各分類された単純変数の存在態様にもとづいて
夫々の分類に対応した形の単純変数配列化を行う分類別
処理を行って並列実行化を促進するようにしたことを特
徴とするスカラ配列化による並列化処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119782A JPS58149569A (ja) | 1982-02-27 | 1982-02-27 | スカラ配列化による並列化処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3119782A JPS58149569A (ja) | 1982-02-27 | 1982-02-27 | スカラ配列化による並列化処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58149569A true JPS58149569A (ja) | 1983-09-05 |
| JPS6319908B2 JPS6319908B2 (ja) | 1988-04-25 |
Family
ID=12324690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3119782A Granted JPS58149569A (ja) | 1982-02-27 | 1982-02-27 | スカラ配列化による並列化処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58149569A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640568A (en) * | 1993-11-26 | 1997-06-17 | International Business Machines Corporation | Inline expansion method for programming languages having array functions |
-
1982
- 1982-02-27 JP JP3119782A patent/JPS58149569A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5640568A (en) * | 1993-11-26 | 1997-06-17 | International Business Machines Corporation | Inline expansion method for programming languages having array functions |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6319908B2 (ja) | 1988-04-25 |
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