JPS58149551A - Storage controlling system - Google Patents
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- JPS58149551A JPS58149551A JP3132782A JP3132782A JPS58149551A JP S58149551 A JPS58149551 A JP S58149551A JP 3132782 A JP3132782 A JP 3132782A JP 3132782 A JP3132782 A JP 3132782A JP S58149551 A JPS58149551 A JP S58149551A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Theoretical Computer Science (AREA)
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数のパンクよりなる複数のメモリを有する
マルチプロセッサ・システムにおいて、メモリ・アドレ
スにより異なるインタリープを行うよさにした記憶制御
方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a storage control method that allows different interleaps to be performed depending on memory addresses in a multiprocessor system having a plurality of memories each consisting of a plurality of punctures. be.
第１図ないし第５図は従来技術を説明するものであって
、第１図は情報処理システムの１例を示す図、第２図は
そのアドレス付け（インタリープ方法）の１例を示す図
、第３図は情報処理システムの他側を示す図、第４図は
メモリ制御ユニットの概要を示す図、第５図は種々のア
ドレス付け（インタリープの方法）を示す図である。1 to 5 explain the prior art, in which FIG. 1 shows an example of an information processing system, FIG. 2 shows an example of its addressing (interleaving method), FIG. 3 is a diagram showing the other side of the information processing system, FIG. 4 is a diagram showing an overview of the memory control unit, and FIG. 5 is a diagram showing various addressing methods (interleaving methods).
第１図において、１−〇ないし１−４は主記憶ユニット
、２はメモリ制御ユニット、３−０と３−１はチャネル
・プロセッサ、４−０と４−１は中央処理装置をそれぞ
れ示している。主記憶ユニット１−０ないし１−４のそ
れぞれはバスによってメモリ制御ユニット２に接続され
ている。主記憶ユニット１−０ないし１−３は処理装置
３−０と３−１，４−０と４−１によって共用される。In FIG. 1, 1-0 to 1-4 are main memory units, 2 is a memory control unit, 3-0 and 3-1 are channel processors, and 4-0 and 4-1 are central processing units, respectively. There is. Each of main memory units 1-0 to 1-4 is connected to memory control unit 2 by a bus. The main storage units 1-0 to 1-3 are shared by the processing devices 3-0 and 3-1, and 4-0 and 4-1.
主記憶ユニット１−４は予備のユニットである。Main storage units 1-4 are spare units.
メモリ制御ユニット２は、主記憶ユニット１−０ないし
１−３と処理装置３−０．３−１．４−０．４−１との
間のデータ転送を制御するものである。The memory control unit 2 controls data transfer between the main storage units 1-0 to 1-3 and the processing device 3-0.3-1.4-0.4-1.
第２図はアドレス付け（インタリーブ方法）の１例を示
すものである。いま、主記憶ユニット１−０ないし１−
３のそれぞれが８バンクに分割されているものとする。FIG. 2 shows an example of addressing (interleaving method). Now, main memory unit 1-0 or 1-
3 is divided into 8 banks.
図示の例では、主記憶ユニット１−０のバンクＯの第０
行位置はアドレス０、主記憶ユニ７）１ ０のバンク１
の第Ｏ行位置のアドレスは１、主記憶ユニット１−０の
バンク２の第Ｏ行位置のアドレスは２、同様にして主記
憶ユニット１−０のバンク７の第０行位置のアドレスは
７とされる。各記憶ユニット１−０．１−１．１−２．
１−３のバンクが第０行ないし第ｎ −１行から構成さ
れているとすると、主記憶ユニット１−１のバンク０の
第Ｏ行位置のアドレスは８ｎ、主記憶ユニット１−１の
バンク１の第Ｏ行位置のアドレスは８ｒＬ＋１、主記憶
ユニット１−１のバンク７の第０行位置のアドレスは８
７Ｌ＋７とされる。以下、同様である。In the illustrated example, the 0th memory of bank O of main memory unit 1-0 is
The row position is address 0, main memory unit 7) 1 0 bank 1
The address of the Oth row position of main memory unit 1-0 is 1, the address of the Oth row position of bank 2 of main memory unit 1-0 is 2, and the address of the 0th row position of bank 7 of main memory unit 1-0 is 7. It is said that Each storage unit 1-0.1-1.1-2.
Assuming that the bank 1-3 consists of the 0th row to the n-1th row, the address of the Oth row position of the bank 0 of the main memory unit 1-1 is 8n, which is the address of the bank 0 of the main memory unit 1-1. The address of the 0th row position of main memory unit 1-1 is 8rL+1, and the address of the 0th row position of bank 7 of main memory unit 1-1 is 8rL+1.
It is assumed to be 7L+7. The same applies hereafter.
第３図は情報処理システムの他側を示すものである。第
３図において、１′−〇ないし１′−３は主記憶ユニッ
ト、ＭＯとＭｌはモジュール、ＭＡＯはメモリ・アクセ
ス制御装置、３−３もチャネル・プロセッサをそれぞれ
示している。主記憶ユニットト一〇はモジュールＭＯと
Ｍｌを有しており、モジュールＭＯとＭｌのそれぞれは
４バンクから構成されている。なお、主記憶ユニッ）１
’−１ないし１′−３は、主記憶ユニッ）１’−０と同
一の構成を有している。FIG. 3 shows the other side of the information processing system. In FIG. 3, 1'-0 to 1'-3 are main memory units, MO and M1 are modules, MAO is a memory access control device, and 3-3 is a channel processor, respectively. The main memory unit 10 has modules MO and Ml, and each of the modules MO and Ml is composed of four banks. In addition, main memory unit) 1
'-1 to 1'-3 have the same configuration as main memory unit) 1'-0.
第４図は第３図のメモリ制御ユニット２の構成の１例を
示すものである。第４図において、５−０ないし５−２
はレジスタ、６−０と６−１もレジスタ、７は優先順位
＆ビジー・チェック回路、８−〇ないし８−３もレジス
タをそれぞれ示している。レジスタ５−０ないし５−２
のそれぞれには対応するチャネル・プロセッサから送ら
れて来たアクセス要求がセットされ、レジスタ６−０と
６−１のそれぞれには対応する中央処理装置から送られ
て来たアクセス要求がセントされる。レジスタ８−０な
いし８−３のそれぞれには、対応する主記憶ユニットへ
送るべきアクセス要求がセットされる。優先順位＆ビジ
ー・チェック回路７は、各処理装置から送られて来たア
クセス要求に対して優先順位およびビジー状態を調べて
、主記憶ユニットをアクセスする。こ〜でビジー・チェ
ックとは、主記憶ユニットのバンクのビジー・チェック
とデータ・パスのビジー・チェックとかある。FIG. 4 shows an example of the configuration of the memory control unit 2 shown in FIG. In Figure 4, 5-0 to 5-2
6-0 and 6-1 are also registers, 7 is a priority and busy check circuit, and 8-0 to 8-3 are also registers. Register 5-0 to 5-2
An access request sent from the corresponding channel processor is set in each of registers 6-0 and 6-1, and an access request sent from the corresponding central processing unit is set in each of registers 6-0 and 6-1. . An access request to be sent to the corresponding main memory unit is set in each of registers 8-0 to 8-3. The priority and busy check circuit 7 checks the priority and busy state of access requests sent from each processing device, and accesses the main storage unit. Here, the busy check includes a main memory unit bank busy check and a data path busy check.
いずれにしても、メモリのアドレスのつげ方に従って定
まる要求アドレスのビットが選択されて、ビジーのチェ
ックがなされる。第２図の例では、主記憶ユニットを指
定する上位側のアドレス・ビットおよびバンクを指定す
る下位側のアドレス・ビットとが選択され、ビジー・チ
ェックがなされる。In any case, the bits of the requested address, which are determined according to the way the memory addresses are incremented, are selected and a busy check is performed. In the example of FIG. 2, the upper address bits specifying the main memory unit and the lower address bits specifying the bank are selected and a busy check is performed.
第５図は第３図におけるアドレス付け（インタリープ方
法）を示すものである。FIG. 5 shows the addressing (interleaving method) in FIG. 3.
第５図（イ）においては、主記憶ユニツ） １’−００
モジユ一ルＭ、ＯのバンクＯの第Ｏ行位置のアドレスは
Ｏ１主記憶ユニット１′−〇のモジュー・ルＭ Ｏのバ
ンク１の第０行位Ｉ′Ｍのアドレスは１、同様にして主
記憶ユニット１．’−０のモジュールＭＯのバンク３の
第０行位置のアドレスは３とされる。モジュール１′〜
１０とＭｌのバンクがそれぞれ第０行ないし第ルー１行
を有しているものとすると、主記憶ユニットト一〇のモ
ジュールＭ１のバンクＯの第Ｏ行位ｍのアドレスは４ｎ
、主記憶ユニツ）１’−０のモジュールＭ１のバンク１
の第０行位置のアドレスは４ ｎ、 −１−１とされる
。以下、同様である。第５図（イ）は４ウエイ＜ｗａｙ
）の主記憶装置を構成している。In Figure 5 (a), the main memory unit) 1'-00
The address of the Oth row position of bank O of modules M and O is O1, and the address of the 0th row position I'M of bank 1 of module M0 of main memory unit 1'-0 is 1. Main memory unit 1. The address of the 0th row position of bank 3 of module MO '-0 is set to 3. Module 1'~
Assuming that banks No. 10 and Ml each have rows 0 to 1, the address of the Oth row m of bank O of module M1 of main memory unit No. 10 is 4n.
, main memory unit) 1'-0, bank 1 of module M1
The address of the 0th row position is 4n, -1-1. The same applies hereafter. Figure 5 (a) shows 4 ways <way
) constitutes the main storage device.
第５図←〕においては、主記憶ユニッ）１’−０のバン
クＯの第０行位置のアドレスが０、バンク１の第０行位
置のアドレスが１、バンク２の第０行位置のアドレスが
２、バンク３の第Ｏ行位置のアト１／スが３、バンク４
の第Ｏ行位置のアドレスが４、バンク５の第Ｏ行位置の
アドレスは５、パンクロの第Ｏ行位置のアドレスは６、
バンク７の第０行位置のアドレスは７とされる。なお、
モジュールＭ１のバンクｏｌバンク４、モジュールＭｌ
のバンク１ ｆ バンク５、モジュールＭ１のバンク２
をパンクロ、モジュールＭ１のバンク３をバンク７とよ
んでいる。各バンクが第０行ないし第ルー１行をもって
いるとすると、主記憶ユニッ）１’−１のバンクＯの第
０行位置のアドレスは８ｎ、主記憶ユニット１′−１の
バンク１の第０行位置のアドレスはＢｒＬ＋１となる。In Figure 5←], the address of the 0th row position of bank O in main memory unit 1'-0 is 0, the address of the 0th row position of bank 1 is 1, and the address of the 0th row position of bank 2. is 2, at 1/s of the Oth row position of bank 3 is 3, bank 4
The address of the Oth row position of bank 5 is 4, the address of the Oth row position of bank 5 is 5, the address of the Oth row position of panchromatic is 6,
The address of the 0th row position of bank 7 is set to 7. In addition,
Bank ol of module M1 Bank 4, module Ml
bank 1 f bank 5, bank 2 of module M1
is called panchromatic, and bank 3 of module M1 is called bank 7. Assuming that each bank has row 0 to row 1, the address of the 0th row of bank O of main memory unit 1'-1 is 8n, and the address of the 0th row of bank 1 of main memory unit 1'-1 is 8n. The address of the row position is BrL+1.
以下、同様である。第５図←）は８ウエイの主記憶装置
を構成している。The same applies hereafter. FIG. 5←) constitutes an 8-way main memory device.
第５図ｅつにおいては、主記憶ユニッ）１’−０のバン
ク０，１．２、・・・・・・７および主記憶ユニット１
’−１のバンクＯ１１，２、・・・・・・７の第０行位
置に対してアドレスＯ１１，２、・・・・・・１５が与
えられる。アドレス１６は主記憶ユニット１′−〇のバ
ンクＯの第１行位置に割当てられる。各バンクが第０行
ないし第ｎ −１行を有するものとすると、主記憶ユニ
ット１’−２のバンク０の第Ｏ行位置のアドレスは１６
ｔＬ、バンク１の第０行はアドレス１６ｒＬ＋１となる
。第５図（ハ）は１６ウエイの主記憶装置を構成してい
る。In Figure 5, banks 0, 1.2, ...7 of main memory unit 1'-0 and main memory unit
Address O11,2,...15 is given to the 0th row position of bank O11,2,...7 of '-1. Address 16 is assigned to the first row position of bank O of main memory unit 1'-0. Assuming that each bank has 0th row to n-1th row, the address of the Oth row position of bank 0 of main memory unit 1'-2 is 16
tL, the 0th row of bank 1 becomes address 16rL+1. FIG. 5(C) shows a 16-way main memory device.
第５図に）においては、主記憶ユニッ）１’−０のバン
ク０．１．２、・・・・・・７、主記憶ユニット１’−
１のバンク０．１．２、・・・・・・７、主記憶ユニッ
ト１′−２のバンクＯ１１，２、・・・・・・７および
主記憶ユニツ）１’−３のバンク０，１，２．・・・・
・・７の第０行位置に対してアドレスＯ１１，２、・・
・・・・３１が与えられる。アドレス３２は主記憶ユニ
ット１’−００パンクＯの第１行位置に対しても与えら
れる。第５図に）は３２ウエイの主記憶装置を構成して
いる。In FIG. 5), banks 0.1.2, . . . 7 of main memory unit 1'-0, main memory unit 1'-0,
Banks 0.1.2, . . . 7 of main memory unit 1'-2, banks 0, 2, . . . 7 of main memory unit 1'-2, and banks 0, 1, 2.・・・・・・
Address O11,2 for the 0th row position of ...7,...
...31 is given. Address 32 is also given to the first row location of main memory unit 1'-00 puncture O. 5) constitutes a 32-way main memory device.
第５図（イ）ないしくニ）のいずれのモードにおいても
、例えば２語（８バイト単位）のアクセスを行うことが
出来、また、ブロック・アクセスでは４回続けて８語（
３２バイト）のアクセスが可能である。In any of the modes shown in Figure 5 (a) to d), for example, two words (in 8-byte units) can be accessed, and in block access, 8 words (in units of 8 bytes) can be accessed four times in a row.
32 bytes) can be accessed.
ウェイ数の大小について検討すると、主記憶ユニットの
切離しや接続などを考慮すると例えば４ウ 。When considering the size of the number of ways, for example, 4 ways, considering disconnection and connection of the main memory unit.
エイのものの方が勝れ、パホーマンスを考慮すれば、処
理装置が多くなればなる程、例えば３２ウエイの方が勝
れている。実際には、何らかの基準によりインタリーブ
・モードが選択設定されてシステムが運用されている。The 32-way system is better, and if performance is taken into account, the more processing devices there are, the better the 32-way system is, for example. In reality, the system is operated with the interleave mode selected and set based on some criteria.
ところで最近、多量のデータを高速で処理するため、例
えばベクトル・プロセッサをシステムに組込むことが行
われているが、ベクトル・プロセッサに対しては複数の
メモリ・バンクを同時に並列にアクセスする必要から、
インタリーブ数を大きくする必要がある。インタリーブ
数を多くすると、例えばＯ８が格納されている主記憶ユ
ニットが故障したとき、故障した主記憶ユニットをＯ８
のコピーを記憶している予備の主記憶ユニットと取換え
ることが困難である。Recently, vector processors, for example, have been incorporated into systems in order to process large amounts of data at high speed, but vector processors require parallel access to multiple memory banks at the same time.
It is necessary to increase the number of interleave. If the number of interleaves is increased, for example, if the main memory unit storing O8 fails, the failed main memory unit will be transferred to O8.
It is difficult to replace a spare main storage unit that stores a copy of the
第１図のような構成のシステムにおいては第２図のよう
なアドレス付け（インタリーブ方法）であれば予備メモ
リで代替することが可能である。In a system configured as shown in FIG. 1, addressing (interleaving method) as shown in FIG. 2 can be substituted with a spare memory.
本発明は、上記の考察に基づくものであって、複数のバ
ンクから構成された複数の主記憶ユニットと、該複数の
主記憶ユニットを共通にアクセスする複数の処理装置と
、該複数の処理装置による主記憶アクセスを制御するメ
モリ制御ユニットとを備える情報処理システムにおいて
、データを効率よくアクセスできること及び主記憶装置
の故障に対し簡単かつ容易に対処できること等の特徴を
有する記憶制御方式を提供することを目的としている。The present invention is based on the above considerations, and includes a plurality of main memory units configured from a plurality of banks, a plurality of processing devices that commonly access the plurality of main memory units, and a plurality of processing devices. To provide a storage control method having features such as being able to efficiently access data and being able to simply and easily deal with a failure of a main storage device in an information processing system equipped with a memory control unit that controls main storage access by a main storage device. It is an object.
そしてそのため、本発明の記憶制御方式は、複数のバン
クよりなる複数の主記憶ユニットと、該セスを制御する
メモリ制御ユニットとを有する情報処理システムにおい
て、メモリ・アドレスにより異種のメモリ・インタリー
ブを行うことを特徴とするものである。Therefore, the storage control method of the present invention performs heterogeneous memory interleaving based on memory addresses in an information processing system that has a plurality of main memory units each consisting of a plurality of banks and a memory control unit that controls the memory accesses. It is characterized by this.
以下、本発明を図面を参照しつつ説明する。 Hereinafter, the present invention will be explained with reference to the drawings.
第６図ないし第１１図は本発明を説明するものであって
、第６図は本発明が適用される情報処理システムの１例
を示す図、第７図は第６図の情報処理システムに適用さ
れるインタリープ方法の１実施例を示す図、第８図は本
発明が適用される情報処理システムの他側を示す図、第
９図は第８図の情報処理システムに適用されるインタリ
ープ方法の１実施例を示す図、第１０図はビジー・チェ
ック回路で使用されるアドレス・ビットを選択するため
の回路を示す図、第１１図はインタリープのやり方の異
なる主記憶ユニット・グループ間のデータ転送方式を説
明する図である。6 to 11 are for explaining the present invention, FIG. 6 is a diagram showing an example of an information processing system to which the present invention is applied, and FIG. 7 is a diagram showing an example of an information processing system to which the present invention is applied. A diagram showing one embodiment of an applied interleaving method, FIG. 8 is a diagram showing the other side of the information processing system to which the present invention is applied, and FIG. 9 shows an interleaving method applied to the information processing system of FIG. 8. FIG. 10 is a diagram showing a circuit for selecting address bits used in a busy check circuit, and FIG. 11 is a diagram showing an example of data interleaving between main memory unit groups using different interleaving methods. FIG. 3 is a diagram illustrating a transfer method.
第６図において、１１−Ｏないし１１−７は主記憶ユニ
ット、１２はメモリ制御ユニット、１３−〇と１３−１
はチャネル・プロセッサ、１４−０と１４−１は中央処
理装置、１５はベクトル・プロセッサをそれぞれ示して
いる。主記憶ユニット１１−０ないし１１−７のそれぞ
れは８個のバンクを有している。ベクトル・プロセッサ
１５は、パイプライン方式の演算装置もしくはパラレル
方式の演算装置を有しているもので部り、ベクトル・デ
ータを高速で演算処理するものである。第６図の例では
ベクトル・プロセッサ１５とメモリ制御ユニット１２と
の間には４本のバスが設けられており、その他の処理装
置１３−Ｏ１１３−１，１４−０，１４−１のそれぞれ
とメモリ制御ユニノ）１２との間には１本のバスが設け
られている。In FIG. 6, 11-O to 11-7 are main memory units, 12 is a memory control unit, 13-0 and 13-1
14-0 and 14-1 are central processing units, and 15 is a vector processor. Each of main memory units 11-0 to 11-7 has eight banks. The vector processor 15 has a pipeline type arithmetic unit or a parallel type arithmetic unit, and processes vector data at high speed. In the example shown in FIG. 6, four buses are provided between the vector processor 15 and the memory control unit 12, and each bus is connected to the other processing units 13-O113-1, 14-0, 14-1. One bus is provided between the memory control unit 12 and the memory control unit 12.
第７図は縞６図の情報処理システムに適用されるインク
リープ方法の１例を示している。第７図から判るように
、主記憶ユニッ）１１−０ないし１１−３の部分は８ウ
エイにインクリーブされてｊ６す、主記憶ユニッ）１１
−４ないし１１−７の部分は３２ウエイにインクリープ
されている。FIG. 7 shows an example of an increment method applied to the information processing system shown in FIG. 6. As can be seen from FIG. 7, the main memory units 11-0 to 11-3 are incremented in 8 ways.
The portions from -4 to 11-7 are incremented to 32 ways.
Ｏ８および中央処理装置やチャネルによってアクセスさ
れるデータは主記憶ユニット１１−０ないし１１−３に
格納されており、ベクトル・プロセッサ１５によってア
クセスされるデータは主記憶ユニッ）１１−４ないし１
１−７に格納される。Data accessed by O8 and the central processing unit and channels are stored in main memory units 11-0 to 11-3, and data accessed by vector processor 15 is stored in main memory units 11-4 to 11-1.
1-7.
第８図は本発明が適用される情報処理システムの他側を
示すものである。なお、第６図と同一符号は同一物を示
している。第８図の例では、ベクトル・プロセッサ１５
とメモリ制御ユニット１２との間に８本のバスが設けら
れている。FIG. 8 shows the other side of the information processing system to which the present invention is applied. Note that the same reference numerals as in FIG. 6 indicate the same parts. In the example of FIG. 8, the vector processor 15
Eight buses are provided between the memory control unit 12 and the memory control unit 12.
第９図は第８図の情報処理システムに適用されるインタ
リープ方法の１例を示すものである。FIG. 9 shows an example of an interleaving method applied to the information processing system of FIG. 8.
第９図の例では主記憶ユニツ）１１−０は上側のサブ・
ユニッ）１１’−０と下側サブ・ユニツ１−１１’−０
とに分割され、同様にその他の主記憶ユニツ）１１−ｉ
も上側サブ・ユニット１１ＬＬと下側サブ・ユニット１
１／／ Ｌに分割されている。下側サブ・ユニツ）１
１′ＬＯないし１１’−７から構成される記憶領域は８
ウエイにインタリーブされており、上側サブ・ユニット
１１’−０ないし１１’−７から構成される記憶領域は
６４ウエイにインタリーブされている。いま、上ＩＩＩ
サブ・ユニノ）１１’−ｉが下側サブ・ユニツ）１１’
−ｉより大きいとすると、上側サブ・ユニット１１’−
ｉは下側サブ・ユニット１１“一番よりも集積度の大き
いメモリ素子で作成される。In the example of Fig. 9, the main memory unit) 11-0 is the upper sub-unit.
unit) 11'-0 and lower sub-unit 1-11'-0
Similarly, other main memory units) 11-i
Upper sub unit 11LL and lower sub unit 1
1// Divided into L. lower sub unit) 1
The storage area consisting of 1'LO to 11'-7 is 8.
The storage area composed of upper sub-units 11'-0 to 11'-7 is interleaved into 64 ways. Now, Part III
Sub unit) 11'-i is the lower sub unit) 11'
-i, then the upper sub-unit 11'-
i is made of memory elements with a higher degree of integration than the lower sub-unit 11''.
第１０図はビジー・チェック回路で使用されるアドレス
・ビットを選択する回路を示すものである。さきにも述
べたように、ビジー・チェックには、バンクのビジー・
チェックやデータ・ノ（スのビジー・チェックなどがあ
り、これらのビジー・チェックを行うために要求アドレ
スのビットが選択される。したがって、本発明のように
アドレス空間によってインタリーブのやり方が異なると
、ビジー・チェックのために使用される要求アドレスの
ビットを要求アドレスに応じて相違させる必要がある。FIG. 10 shows a circuit for selecting address bits used in the busy check circuit. As mentioned earlier, busy checks include the bank's busy
There are checks and data node busy checks, and bits of the requested address are selected to perform these busy checks. Therefore, if the interleaving method differs depending on the address space as in the present invention, The bits of the request address used for the busy check must be different depending on the request address.
第１０図はビジー・チェックの際に使用される要求アド
レスのビットを選択するための回路の例を示すものであ
って、１６はレジスタ、１７はアドレス検出回路、１８
はビット選択回路、１９はビジー・チェック回路をそれ
ぞれ示している。なお、これらの回路は、例えばメモリ
制御ユニット１２の中に設けられているものである。レ
ジスタ１６には処理装置から送られて来る要求アドレス
がセットされる。アドレス検出回路１７は、その要求ア
ドレスの属するアドレス空間のインタリーブ・モードを
検出し、その検出結果をビット選択回路１８に送る。ビ
ット選択回路１８は、上記の検出結果に従ってビット選
択を行い、選択したビットを例えばビジー・チェック回
路１９に送る。すなわちビット選択回路１８の出力は、
優先順位＆ビジー・チェック回路（第４図参照）の中で
使用される。FIG. 10 shows an example of a circuit for selecting the bits of the requested address used in the busy check, in which 16 is a register, 17 is an address detection circuit, and 18 is a circuit for selecting bits of a requested address.
1 shows a bit selection circuit, and 19 shows a busy check circuit. Note that these circuits are provided, for example, in the memory control unit 12. A request address sent from the processing device is set in the register 16. Address detection circuit 17 detects the interleave mode of the address space to which the requested address belongs, and sends the detection result to bit selection circuit 18. The bit selection circuit 18 performs bit selection according to the above detection result, and sends the selected bit to, for example, a busy check circuit 19. That is, the output of the bit selection circuit 18 is
Used in the priority & busy check circuit (see Figure 4).
第１１図はインタリープのやり方の異なる主記憶ユニッ
ト・グループ間のデータ転送方式を説明するものである
。第１１図において、２０−０ないし２０−３はデータ
・バッファ、２ｌ−Ｏｆｘ、’ｙ・し２１−３はボート
、２２−０ないし２２−３もボート、２３−０ないし２
３−３もボート、２４−〇ないし２４−３もボートをそ
れぞれ示して〜・る。なお、第１１図はメモリ制御ユニ
ットの一部を示すものである。第１１図において、デー
タ・バッフ ｙ ２０−０はボート２４−０に接続され
ると共に、ボー）２２−０ないし２０−３にも接続され
、データ・バッファ２０−１はボート２４−１に接続さ
れると共にボート２２−０ないし２２−３にも接続され
、データ・バッファ２０−２はボー）２４−２に接続さ
れると共にボート２２−〇ないし２２−３にも接続され
、データ・バッファ２０−３はボー）２４−３に接続ぐ
れると共にボー） ２２−０ないし２２−３にも接続さ
れている。ボート２１−０，２１−１．２１−２．２１
−３は第６図の処理装置１３−０．１３−１．１４−０
．１４−１にそれぞれ接続されている。FIG. 11 explains a data transfer method between main memory unit groups using different interleaving methods. In FIG. 11, 20-0 to 20-3 are data buffers, 2l-Ofx,'y, and 21-3 are boats, 22-0 to 22-3 are also boats, 23-0 to 2
3-3 also indicates a boat, and 24-〇 and 24-3 also indicate a boat. Note that FIG. 11 shows a part of the memory control unit. In FIG. 11, data buffer y 20-0 is connected to boat 24-0 and also connected to ports 22-0 through 20-3, and data buffer 20-1 is connected to boat 24-1. The data buffer 20-2 is connected to the ports 22-0 to 22-3, and the data buffer 20-2 is connected to the ports 24-2 and 22-3. -3 is connected to baud) 24-3, and is also connected to baud) 22-0 to 22-3. Boat 21-0, 21-1.21-2.21
-3 is the processing device 13-0.13-1.14-0 in Fig. 6
．． 14-1, respectively.
ボート２２−０．２２−１，２２−２．２２−３ は第
６図の主記憶ユニット１１−０．１１−１．１１−２．
１１−３にそれぞれ接続されている。ボー）２１−０な
いし２１−３とボート２２−０ないし２２−３の間には
図示のようにバスが張られている。ボート２３−０ない
し２３−３は第６図のベクトルＯプロセッサ１５に接続
されており、ボート２４−０．２４−１．２４−２．２
４−３は第６図の主記憶ユニッ）１１−４．１１−５．
１１−６．１１−７ にそれぞれ接続されている。ボー
） ２３−０ないし２３−０とボー） ２４−０ないし
２４−３の間には図示のようなバスが張られている。The boats 22-0.22-1, 22-2.22-3 are the main storage units 11-0.11-1.11-2 in FIG.
11-3 respectively. As shown in the figure, a bus is installed between the boats 21-0 to 21-3 and the boats 22-0 to 22-3. The boats 23-0 to 23-3 are connected to the vector O processor 15 in FIG. 6, and the boats 24-0.24-1.24-2.2
4-3 is the main memory unit in FIG. 6) 11-4.11-5.
11-6 and 11-7 respectively. There is a bus as shown in the figure between BO) 23-0 to 23-0 and BO) 24-0 to 24-3.
例えば磁気ディスクから読出されたデータは第６図の主
記憶ユニッ） １１−０ないし１１−３より成る記憶領
域の中に格納される。このデータをベクトル・プロセッ
サ１５で処理する場合、データ・バッファ２０−０，２
０−１．２０−２．２０−３を経由して主記憶ユニツ）
１１−４ないし１１−７で構成される記憶領域に移され
、しかる後にベクトル・プロセッサ１５に移される。デ
ータを８ウエイ・メモリ側から３２ウエイ・メモリ側に
移すとき、転送先の主記憶ユニットがビジーであれば、
その主記憶ユニットのビジ、−が解除されるまで転送デ
ータはデータ・バッフ１の中に保持される。For example, data read from a magnetic disk is stored in a storage area consisting of main storage units 11-0 to 11-3 shown in FIG. When this data is processed by the vector processor 15, the data buffers 20-0, 2
Main memory unit via 0-1.20-2.20-3)
11-4 to 11-7, and then to the vector processor 15. When transferring data from the 8-way memory side to the 32-way memory side, if the destination main memory unit is busy,
The transferred data is held in data buffer 1 until the main memory unit is cleared.
また、例えば、ベクトル・プロセッサ１５で演算処理さ
れデータを磁気ディスクに書込む場合、このデータは３
２ウエイ・メモリに格納され、しかる後にデータ・バッ
ファ２０−０ないし２０−３を経由して８ウエイ・メモ
リ側に移され、しかる後にチャネルを介して磁気ディス
クに書込まれる。For example, when data is processed by the vector processor 15 and written to a magnetic disk, this data is
The data is stored in the 2-way memory, then transferred to the 8-way memory via data buffers 20-0 to 20-3, and then written to the magnetic disk via the channel.
以上の説明から明らかなように、本発明によれられる。 As is clear from the above description, the present invention can be applied.
第１図ないし第５図は従来技術を説明するものであって
、第１図は情報処理システムの１例を示す図、腋２図は
そのアドレス付け（インクリープ方法）の１例を示す図
、第３図は情報処理システムの他例を示す図、箱４図は
メモリ制御ユニット明を説明するものであって、第６図
は本発明が適用される情報処理システムの１例を示す図
、第７図は第６図の情報処理システムに適用されるイン
タリープ方法の１実施例を示す図、第８図は本発明が適
用される情報処理システムの他例を示す図、第９図は第
８図の情報処理システムに適用されるインタリープ方法
の１実施例を示す図、第１０図はビジー・チェック回路
で使用されるアドレス・ビットを選択するための回路を
示す図、第１１図はインタリープのやり方の異なる主記
憶ユニット・グループ間のデータ転送方式を説明する図
である。
１１−０ないし１１−７・・・主記憶ユニット、１２・
・・メモリ制御ユニット、１３−０と１３−１・・・チ
ャネル・プロセッサ、１４−０と１４−１・・・中央処
理装置、１５・・・ベクトル・プロセッサ。
特許出願人 富士通株式会社
代理人弁理士 京 谷 四 部
９
Ｘ ７図Figures 1 to 5 are for explaining the prior art, in which Figure 1 shows an example of an information processing system, and Figure 2 shows an example of its addressing (increp method). , FIG. 3 is a diagram showing another example of the information processing system, box 4 diagram is for explaining the memory control unit, and FIG. 6 is a diagram showing one example of the information processing system to which the present invention is applied. , FIG. 7 is a diagram showing one embodiment of the interleaving method applied to the information processing system of FIG. 6, FIG. 8 is a diagram showing another example of the information processing system to which the present invention is applied, and FIG. FIG. 8 is a diagram showing one embodiment of the interleaving method applied to the information processing system, FIG. 10 is a diagram showing a circuit for selecting address bits used in the busy check circuit, and FIG. FIG. 3 is a diagram illustrating a data transfer method between main memory unit groups that perform interleaving in different ways. 11-0 to 11-7...main memory unit, 12.
...Memory control unit, 13-0 and 13-1...Channel processor, 14-0 and 14-1...Central processing unit, 15...Vector processor. Patent applicant: Fujitsu Ltd. Representative Patent Attorney Kyotani 4th part 9 x 7 drawings
Claims (3)
と、該複数の主記憶ユニットを共通にアクセスする複数
の処理装置と、該複数の処理装置によるメモリ・アクセ
スを制御するメモリ制御ユニットとを有する情報処理シ
ステムにおいて、メモリ・アドレスにより異種のメモリ
・インタリープを行うことを特徴とする記憶制御方式。(1) It has a plurality of main memory units consisting of a plurality of banks, a plurality of processing devices that commonly access the plurality of main memory units, and a memory control unit that controls memory access by the plurality of processing devices. In an information processing system, a storage control method characterized by performing heterogeneous memory interleaving based on memory addresses.
、グループ毎に異なるメモリ・インタリープを行うこと
を特徴とする特許請求の範囲第（１）項記載の記憶制御
方式。(2) The storage control system according to claim (1), wherein the plurality of main storage units are divided into groups, and different memory interleaving is performed for each group.
・グループ間のデータ転送をデータ・バッファを介して
行うことを特徴とする特許請求の範囲第（２）項記載の
記憶制御方式。(3) The storage control method according to claim (2), wherein data transfer between memory groups that have undergone different memory interleaving is performed via a data buffer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132782A JPS58149551A (en) | 1982-02-27 | 1982-02-27 | Storage controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132782A JPS58149551A (en) | 1982-02-27 | 1982-02-27 | Storage controlling system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58149551A true JPS58149551A (en) | 1983-09-05 |
| JPS6240741B2 JPS6240741B2 (en) | 1987-08-29 |
Family
ID=12328165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132782A Granted JPS58149551A (en) | 1982-02-27 | 1982-02-27 | Storage controlling system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58149551A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61103258A (en) * | 1984-10-24 | 1986-05-21 | インターナショナル ビジネス マシーンズ コーポレーション | Dynamic allocation mechanism for memory system |
| US7346750B2 (en) | 2003-09-16 | 2008-03-18 | Nec Corporation | Memory interleave system |
-
1982
- 1982-02-27 JP JP3132782A patent/JPS58149551A/en active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61103258A (en) * | 1984-10-24 | 1986-05-21 | インターナショナル ビジネス マシーンズ コーポレーション | Dynamic allocation mechanism for memory system |
| JPH0520776B2 (en) * | 1984-10-24 | 1993-03-22 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| US7346750B2 (en) | 2003-09-16 | 2008-03-18 | Nec Corporation | Memory interleave system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6240741B2 (en) | 1987-08-29 |
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