JPS581449B2 - 計算機複合システム - Google Patents

Description

【発明の詳細な説明】 本発明は新規なアーキテクチャーにより、中央処理装置
からバス制御部ならびにメモリ制薗部を切り離し、シス
テムスルーブットを向上させた情報処理装置を結合した
計算機複合システムに関する。

情報処理装置を構成する主記憶装置、中央処理装置およ
び複数の入出力装置の各種装置を接続してデータ処理を
実行するためのデータ転送手段として、従来各種の方式
が提案されている。

その代表的な一例として第１図に示す接続構成がある。

第１図に示した情報処理装置では演算制御装置１（以下
ＡＣＵと記す）と複数の記憶装置Ｍ１〜ｎ（２）とを接
続するメモリバス３と、ＡＣＵ１と複数の入出力装置■
Ｏ１〜ｎ（４）とを接続するダイレクトメモリアクセス
バス５（以下ＤＭＡバスと記す）と、入出力バス６とを
用いて各種装置が接続されている。

そして、ＡＣＵ１はメモリバス３を通じて複数の記憶装
置２のうち１つの記憶装置に対しアドレス／データおよ
び制闘信号を出力し、メモリアクセスを行なう。

またＡＣＵ１は入出力バス６を介して複数の入出力装置
４のうちの１つの入出力装置に対して入出力制御信号（
アドレス／コマンド／割込信号）を発生させる。

前記入出力装置４はＡＣＵ１からの入出力制御信号に応
答して、記憶装置４の１つの記憶装置に対してアドレス
／データ／制御信号をＤＭＡバス５を使用して転送する
。

但し、第１図の情報処理装置では、メモリバス３、ＤＭ
Ａバス５、入出力ハス６は全てＡＣＵ１によって制御さ
れている。

従って、ＡＣＵ１がメモリバス３、ＤＭＡバス５、入出
力バス６の全てを制御するため、ＡＣＵ１のハードウエ
ア構成を複雑にするばかりか、データ転送制御が複雑化
する。

また、各々のバス制御とＡＣＵ１の演算実行が直列処理
となるためシステムスループットを向上することが出来
ない欠点がある。

他の代表的な一例として、第２図に示した情報処理装置
がある。

この第２図は複数の記憶装置Ｍ１〜。

（１１）と、複数の入出力装置ＩＯ１〜ｎ（１２）とを
共通バス１３に接続した、いわゆる共通バス方式を採用
したシステムである。

この共通バス方式ではＡＣＵ１４が共通バス１３を制御
する。

そして、必要な信号は全て共通バス１３を用いてデータ
転送される形態となっている。

この様な共通バス方式の詳細はＵＳＰ３７１０３２４公
報に詳述乱ているので説明は省略する。

しかしながら、第２図に示したシステムにおいても、バ
ス占有ならびにデータ転送速度の制限から比較的大規模
なシステムではシステムスルーブットを向上することか
できない。

本発明は上記した従来技術を改善するもので、２つの独
立したバスを用いて、且つ、その１つのバス制御をＡＣ
Ｕから独立させた新規なアーキテクチャーを採用した情
報処理組織を提供することを目的とする。

本発明の他の目的は、２つのバスに接続される装置の時
分割多重使用、並びに効率の良いバスプロトコル、更に
はアドレシング、データ転送、割込制御を行なうことが
出来る情報処理組織を提供することにある。

本発明の他の目的は、バスを制御するバスコントローラ
において、改良されたエラーチェック手段、ゾーンコン
トロール手段を持ち、システムスルーブットを向上させ
た情報処理組織を提供することにある。

本発明の他の目的は、上記各種機能を合わせ持った効率
の良い計算機複合システムを提供することにある。

以下、図面を参照した本発明の情報処理組織について詳
細に説明する。

第３図は本発明の情報処理組織の概略的な構成を示した
図である。

第３図から明らかなように、本発明では主記憶装置ＭＭ
Ｕ２４、バスコントローラＢＣ２５、演算制御装置ＡＣ
Ｕ２６とによって中央処理装置ＣＰＵ２１が構成されて
いる。

そして、ＡＣＵ２６は効率の良い人出動作が行なえるよ
うに高速バス２２（以下Ｈバスと記す）と、低速バス２
３（以下Ｌバスと記す）の２つのバスに接続されている
。

即ち、Ｈバス２２は例えば３２ビットのデータ幅を有し
、高速のデータ転送が行なえる双方向バスである。

そして、このＨバス２２にバスコントローラＢＣ２５を
介してＭＭＵ２４が接続されている。

またＢＣ２５はＡＣＵ２６とも接続されている。

Ｈバス２２には高速の入出力マルチブレクサＭＰＸ２７
および複数の入出力装置工０２８が接続されている。

Ｈバス２２とは独立して存在するＬバス２３は、例えば
８ビット（または１６ビット）のデータ幅を有し、低速
のデータ転送を行なうバスである。

そして、このＬバス２３はＡＣＵ２６および複数の入出
力装置Ｉ０２９が接続されている。

また、Ｌバス２３には高速のＭＰＸ２７が接続されてい
る。

Ｌバス２３はＡＣＵ２６によってバス制倒される双方向
バスである。

また、複数の入出力装置２９はＡＣ０２６あるいはＨバ
ス２２に接続されているＭＰＸ２ ７により多重入出力
制御が行なわれる。

第４図は第３図の構成を第１図、第２図の構成と同じよ
うな形態で示したものである。

この第４図において、複数の記憶装置Ｍ１〜ｎ（３１）
はメモリバス３２を介してＢＣ３３に接続されている。

複数の入出力装置Ｉ０１〜ｎ（３４）はＨバス３５を介
してＢＣ３３に接続されている。

更にＡＣＵ３６は直接ＢＣ３３に接続されている。

但し第４図では第３図に示したＬバス２３ ，ＭＰＸ２
７は図示されていない。

第５図はバスコントハーラＢＣ３３の機能概念図示した
ものである。

ＡＣＵ３６が主記憶装置Ｍ３１をアクセスする場合、Ａ
ＣＵ３６からＢＣ３３に対しメモリアドレスと制御信号
を転送するう同じように、入出力装置ＩＯ３４が主記憶
装置Ｍ３１をアクセスする場合も、ＩＯ３４からＢＣ３
３に対してメモリアドレスと制御信号を転送する。

そして、ＢＣ３３にはＡＣＵ３６とＩＯ３４からのアク
セス要求に対しどちらを優先度制御機能を有している。

本発明の実施例によれば、同時にアクセス要求が有る場
合は，ＩＯ３４からのアクセス要求を優先するため，Ｂ
Ｃ３３は主記憶装置Ｍ３１を駆動してＩ０３４に対し応
答信号を出力する。

但し，ＡＣＵ３６を優先するように設計してもさしつか
えない。

またＡＣＵ３６がＩ０３４に対して制御信号を出力する
場合、あるいはＡＣＵ３６がＩ０３４からの応答信号を
受信する場合も、ＡＣＵ３６，ＩＯ３４はＢＣ３３を介
してデータの受け渡しが行なわれる。

上記した構成から、本願には以下に示す特徴を有するこ
とが理解できる。

第１にＨバス２２（第４図では３５）の制御、並びに主
記憶装置ＭＭ［Ｊ２４（第４図ではＭ３１）のアクセス
制御をＡＣ０２６（第４図では３６）が行なうのではな
く、独立したバスコントローラＢＣ２５（第４図では３
３）が行なう。

第２にＨバス２２とＬバス２３を独立させたバス方式を
採用している為、Ｈバス２２，Ｌバス２２，Ｌバス２３
に接続される各種装置は２つのバスを用いて時分割多重
動作が可能となる。

第３にＨバス２２を計算機システムリンク装置でリンク
することにより、他系の記憶装置を自系の記憶装置と同
様に取り扱うことのできる計算機複合システムが容易に
構成できる。

尚、計算機複合システムについては後で詳述する。

次に、第３図〜第５図で示した各種装置の詳細な構成を
以下に述べる。

第６図はバスコントローラＢＣ３３の詳細な構成を示す
ブロック図である。

第６図において、４４はＡＣＵ，４５はＨバス、４６は
メモリバスを夫々示す。

また４１はＨバスインタフェース回路、４２はエラー発
生・検出回路、４３はゾーンコントロール回路、４７は
アドレスレジスタＡＲ，４８はデータレジスタＤＢ，４
９はラインドライバ／レシーバ，５０はデータドライバ
／レシーバ、５１はアドレスドライバ／レシーバを夫々
示す。

第７図は第６図で示したＨバスインタフェース回路４１
の詳細な構成を示すブロック図である。

第７図において、割込制御回路６３は入出力コントロー
ラ（図示せず）からアクセス要求があった時、またはメ
モリエラーがあった時、ＡＣＵ４４に割り込みをかける
回路である。

バスリクエスト回路とバス取得アドレス制御回路から構
成されるバス堆得回路６１はスレーブアドレスを送出シ
、マスター置とスレーブ装置との結合を行なう回路であ
る。

情報転送制御回路とアドレスデコーダとで構成される制
御回路６２はマスタ／スレーブのいずれかの勤作状態を
制御する回路である。

即ち、マスク装置として動作する場合は、主記憶装置３
１ヘデータレジスタ４８の内容をメモリバス４６を経由
して転送する。

スレーブ装置として動作する場合は、チャネルコントロ
ールブロックアドレスおよびステータス情報をＨバス４
５を経由してＩＯ３４へ軽送する。

その他、６４はバス・トランシーバ、６５はパリテイチ
ェツク回路、６６はアドレスレジスタ、６７はデータレ
ジスタ、６８は機器のステータスを記憶するステータス
レジスタ、６９はチャネルコントロールブロックＣＣＷ
を記憶するＣＣＷバツファ、７０は入出力データ選択回
路である。

上記した回路を説明する前に第７図に示した各種信号ラ
インの分類並びに信号ライン名を下表１に示す。

上記表１で示した情報線および制御線からの入出力信号
の具体的説明を以下に行なう。

先ず、情報線から入出力されるデータＩＢ０
０〜３１はバイト幅３２ビット（４バイト）のデータを
意味する。

また、入出力信号ＩＢＰＯ〜ＩＢＰ３は前記情報線のデ
ータの各バイト毎に対応するパリテイチェツクビットを
意味する。

次に、バス取得制御線からの入出力信号について
述べる。

信号ＡＴＮＢはマスタになろうとする装置（例えば入出
力装置ＩＯ）がＨバス７１を取得する為の要求信号であ
る。

信号ＡＣＫＢは前記ＡＴＮＢ信号に対するバスコントロ
ーラＢＣ３３からの応答信号で、取得要求のあった装置
のうち、優先度順位の高いレベルの装置にし、Ｈバス７
１の使用を許可する信号となる。

信号ＢＢＳＹはＨバス７１のマスタとなる装置がバスの
取得権を維持するためのインターロック信号である。

従って、このＢＢＳＹ信号が“１”の状態を保つ限り、
Ｈバス７１に接続される他の装置はマスク装置になりえ
ない。

信号ＡＣＰＴ，ＷＡＩＴ，ＲＪＪＣＴはＨバス７１上の
マスク装置がスレーブアドレスを出力した時、スレーブ
装置からの応答信号を示すスレーブ信号である。

即ち、スレーブ装置からＡＣＰＴ信号が送られて来た場
合は、正常で使用許可を受けたこととなる。

また、ＷＡＩＴ信号が送られて来た場合は、スレーブ装
置が動作中である為、テスト命令以外の命令は受け入れ
なく持たされる。

更に、ＲＪＣＴ信号はスレーブ装置が非動作中でもある
か、使用不可能（例えば故障中である場合、または装置
が実装されていない時に発生する）であることを意味す
る。

次に、動作指定線からの入出力信号について述べる。

信号ＭＥＭＲ，ＭＥＭＷはマスクとなる装置がスレーブ
となる装置（主記憶装置）に対してデータ転送を要求す
る時に使用する信号である。

即ち、ＭＥＭＲ信号が“１”の時は、スレーブ（記憶）
装置の読み出し動作を指定する。

また、ＭＥＭＷ が“１”の時は、スレーブ（主記憶）
装置の書込み動作を指定する。

そして、マスクとなる装置がＡＴＮＢ信号と同時に前記
ＭＥＭＲ信号、ＭＥＭＷ信号を出力し、スレーブ（主記
憶）装置からＡＣＰＴ信号を受取ると、前記ＭＥＭＲ，
ＭＥＭＷ信号はリセットされる。

信号ＣＭＤはＡＣＵ４４がＩＯチャネルに対してスター
ト入出力命令を実行する時に使用する信号である。

そして、ＡＣＵ４４はＡＴＮＢ信号と同時にＣＭＤ信号
を出力し、チャネル装置からＡＣＰＴ，ＷＡＩＴ，ＲＪ
ＣＴのいずれかの信号を受取ると前記ＣＭＤ信号はリセ
ットされる。

尚、チャネル装置からのＡＣＰＴ，ＷＡＩＴ，ＲＪＣＴ
の各信号は上述した信号と同じ意味を有する。

次に、データ転送制御線に入出力される信号について述
べる。

信号ＤＡＴＡはデータ転送に際し、マスク装置がスレー
ブ装置に、又はスレーブ装置がマスク装置にバス情報の
有効なタイミングを知らせる為の信号である。

信号ＳＹＮＣはＤＡＴＡ信号に対する応答信号である。

そして、ＤＡＴＡ信号をストローブした後，ＳＹＮＣ信
号を“１”にし、前記ＤＡＴＡ信号が“０”になったこ
とを確認してＳＹＮＣ信号を落す。

信号ＨＷはデータ転送の単位を指定する為に使用する信
号である。

即ち、ＨＷ信号が“１”の時、データ転送単位が１６ビ
ットであり、またＨＷ信号が“０”の時、データ転送単
位が３２ビットである。

信号ＰＢＡＶはデータ転送の場合に、パリテイピットが
有効であるか否かを示す信号である。

即ち、ＰＢＡＶ信号が“１”の時、パリテイビットを有
効とし、“０”の時、パリテイビットは無効とする。

次に、割込制御信号線からの入出力信号について述べる
。

信号ＡＴＮＴはＡＣＵ４４に対して各種装置が割込みを
要求する信号である。

ＡＣＵ４４はＡＴＮＴ信号を受取るとＨバス７１のバス
取得要求を行ない、その結果、Ｈバス７１を取得すると
後述するＡＣＫＩ信号を出力する。

このＡＣＫＩ信号が要求元の装置に達すると割込み情報
を情報線に出力し、ＤＡＴＡ信号を“１”にしてＡＴＮ
Ｔ信号を落す。

ＡＴＮＴ信号は割込み要求発生時点で直ちに出力してよ
い。

信号ＡＣＫＩはＡＣＵ４４でＡＴＮＴ信号による割込み
要求が受け付けられた時の応答信号である。

ＡＴＮＴ信号を出力した装置がＡＣＫＩ信号を受取ると
割込み情報ならびにＤＡＴＡ信号を出力する。

次に、システム制御線からの入出力信号について述べる
。

信号ＰＰＦは電源異常検出信号である。Ｈバス７１に接
続される装置はＰＰＰ信号を受信すると、続いて起る電
源断に備えて必要な処理を行なう。

信号ＳＣＬＡはイニシャライズ信号で、電源投入、遮断
時、あるいはコンソールからの操作により発生する。

信号ＢＴＰＥはＨバス転送パリテイエラーを示す信号で
ある。

信号ＭＥＲＲは主記憶装置のエラーを示す信号である。

また、信号ＢＳＴＬはバスストール信号で、それぞれハ
ードウエアによるシステム異常検出信号である。

尚、本発明においては、共通バス方式を採用している為
、演算制賎置ＡＣＵ３６、主記憶装置ＭＭＵ３１および
入出力装置■０３４は区別されずＨバス７１上では同格
の装置として取り扱われ、任意の装置から任意の装置へ
のデータ転送が可能である。

この点について、第１７図のバス割込みのシステム概念
図を使用して簡単に説明する。

第１７図において、データ転送を行なおうとする装置（
マスク装置）が、まずバスコントローラ１１１に対して
バス使用要求線１１２を介してバス使用要求を出す。

そこでバスコントローラ１１１はＨバス１１３が使用さ
れている否かを調べる。

もし、Ｈバス１１３が使用されていない場合は、使用要
求を出力した装置（マスク装置）に使用許可信号をバス
使用許可線１１４を介して出力する。

この許可信号は、まずＡＣＵ１１５に入力され、ＡＣＵ
１１５が要求を発生していなければ，ＡＣＵから次のＭ
ＭＵ１１６に供給される。

この力式は、いもずる式（ Ｄａｓｙ Ｃｈａｉｎ方式
）として一般に知られているもので、許可信号が最初に
入力される装置が最も優先度が高く設定されている。

使用を許可された装置はマスク装置となってＨバス１１
３を占有する権限を有する。

そして、スレープとなる装置へ機器アドレスを情報線１
１７を介して出力する。

Ｈバス１１３に共通バス接続されている全ての装置は機
器アドレスを持っている。

ゆえに、マスク装置から機器アドレスが指定されること
によって、対応する装置がスレーブ装置となり得るもの
である。

そして、マスク装置とスレーブ装置との間でデータ転送
が終了すると、マスク装置はＨバス１１３を開放する。

さて、第７図の各種回路の構成および動作を第８図以降
の図面を参照して説明する。

第８図は第７図のバス取得回路６１の詳細構成を示すブ
ロック図である。

第１１図はＨバス開放中にバスリクエスト要求があった
場合のタイミング図である。

第１２図はＨバス使用中にバスリクエスト要求があった
場合のタイミング図である。

第８図に示したバス取得回路６１はバスリクエスト回路
と、バス取得アドレス制御回路とから構成され、スレー
ブアドレスを出力して、マスク装置とスレーブ装置との
結合を行なう回路であることは、既に述べた通りである
。

そこで、第８図と第１１図を参照して、Ｈバス開放中に
パスリクエススト要求があった場合の動作について説明
する。

なお以下の説明では例えば入出力装置ＩＯが主記憶装置
ＭＭＵをアクセスする場合について記述する。

従って入出力装置ＩＯがマスク装置で、主記憶装置ＭＭ
Ｕがスレーブ装置となる。

尚、マスク装置が演算制御装置ＡＣＵであっても同じで
ある。

さて、入出力装置（以下マスク装置と記す）が主記憶装
置（以下スレーブ装置と記す）をアクセスするに先立ち
、第５図で説明したように、マスク装置はバスコントロ
ーラＢＣ３３に対し、動作要求ＲＥＱ信号を出力する。

ＲＥＱ信号を受けたバスコントローラＢＣ３３は第８図
のＡＴＮＢフリツフリロツプ（以下フリツブフロツブは
−ＦＦと記す）８１をトリガし、ＡＴＮＢ−ＦＦをセッ
トする。

ＡＴＮＢ−ＦＦによりＲＥＱ信号が一時記憶されると、
そのＱ出力からＡＴＮＢ信号を発生し、ＨバスのＡＴＮ
Ｂ信号線にＨバスの取得要求があった事を表示する。

同時にＡＴＮＢ−ＦＦの出力はＳＷＩＣＨ−ＦＦ８２を
リセットする。

このＳＷＩＴＣＨ−ＦＦ８２のＱ信号はバスコントロー
ラＢＣ３３の応答信号であるＡＣＫＢ信号（第８図では
ＴＡＣＫＢと表示している）を出力し、ＨバスのＡＣＫ
Ｂ信号線にＨバスが取得されたことを表示する。

このＡＣＫＢ信号はデージイーチェン力式に接続されて
いる各種装置において入力と出力を区別する為、入力を
ＲＡＣＫＢ信号、出力をＴＡＣＫＢ信号の立下りにより
ＡＴＮＢ−ＦＦ８１はクリアされる。

同時に、ＢＡＣＫＢ信号によってＧＲＡＮＴ−ＦＦ８３
がセットされる。

このＧＲＡＮＴ−ＦＦ８３はＨバス７１の取得要求が発
生していることを記憶するものである。

そして、ＧＲＡＮＴ−ＦＦ８３のＱ信号によってＢＢＳ
Ｙ−ＦＦ８４がセットする。

このＢＢＳＹ−ＦＦ８４がセットするとＢＢＳＹ信号を
Ｈバス７１に出力する。

Ｈバス７１のＢＢＳＹ信号はマスタ装置によりＨバスが
独占使用されていることを表示する。

前記ＢＢＳＹ信号が出力された後、前記ＡＣＫＢ信号が
立下り、このＡＣＫＢ信号の立下りで前記ＳＷＩＴＣＨ
−Ｆ Ｆ ８ ２がセットする。

従って、Ｈバスが開放中である場合には、マスク装置か
らのバス取得要求が受け付けられ、Ｈバス７１の使用が
許可されて、スレーブ装置とのデータ転送が行なわれる
。

尚、前記したＧＲＡＮＴ−ＦＦ８３はスレーブ装置から
のＡＣＰＴ信号の立下りでクリアされる。

また、ＢＢＳＹ−ＦＦ８４はマスタ装置としての動作が
終了した時点（ＳＹＮＣ信号の立下り）でクリアされる
。

次に第１２図を参照し、Ｈバスが装置Ａによって独占使
用されている時に、装置ＢからＨバスの取得リクエスト
が行なわれた場合の動作につき説明する。

この場合、装置Ｂにおけるインタフェース動作は上記し
た第１１図とほぼ同じである。

しかし、装置Ａが先にＨバスを独占使用している為、Ｂ
ＢＳＹ−ＦＦ８４はセット状態を継続する。

従って、装置ＡがＢＢＳＹ信号を落し、Ｈバスを開放し
たならば、装置Ｂからの取得リクエストが受け付けられ
る。

そして、装置ＢによるＨバスの独占使用が第１１図で述
べたように実施される。

尚、ＢＢＳＹ−ＦＦ８４がセットしている時は必ずＧＲ
ＡＮＴ−ＦＦ８３がセットしているので、スレーブアド
レスＡＤＲＳＧ信号が出力される。

次に、耐９図を参照し、Ｈバスインタフェース（第７図
の符号６２）における情報転送制御回路、アドレスデコ
ーダ回路について記述する。

尚、前記回路の動作タイミングを示す第１３図は入出力
装置ＩＯから記憶装置ＭＭＵへのデータ転送を示すタイ
ミング図、第１４図は記憶装置ＭＭＵから入出力装置Ｉ
Ｏへのデータ転送を示すタイミング図、第１５図は演算
制御装置ＡＣＵと入出力装置ＩＯとの間のテスト入出力
命令の動作タイミング図である。

ところで、情報転送制御回路の働きはマスタ／スレーブ
のいずれかの動作状態を制御するもので、マスク状態で
動作する場合と、スレーブ状態で動作する場合とでは、
処理の内容が異なる点は既に述べた通りである。

また、アドレスデコーダはスレーブ装置としてチャネル
アドレスをデコード比較し、ＳＲ信号およびＣＭＤ信号
に対し，ＡＣＰＴ信号又はＨＪＣＴ信号をマスタ装置へ
出力する回路である。

さて、第９図において、ＷＲＩＴＥ−ＦＦ９１は装置へ
転送するデータをＨバスに出力することを制御する。

従って、このＷＲＩＥ−ＦＦ９１はＢＢＳＹ−ＦＦ８４
がセットしていて、且つＷＲＩＴＥ信号がハイレベルの
時、又はマスク装置よりＭＥＭＯＲＹ ＷＲＩＴＥの指
示があった時に、ＡＣＰＴ信号の立下りでセットする。

また、ＷＲＩＴＥ−ＦＦ９ １はスレーブ装置からステ
ータス転送の指示がされ、且つＴＥＳＴ信号力釦−レベ
ルの時セットする。

更に，ＷＲＩＴＥ−ＦＦ９１はチャネルコントロールブ
ロックアドレスの転送が指示された時、ＡＴＮＴ−ＦＦ
がセットがセットしていれば、ＲＡＣＫ信号を受取った
時リセットする。

また、第９図のＳＥＬＥＣＴ−ＦＦ９２はスレーブ装置
として指定されたことを記憶するＦＦである。

このＳＥＬＥＣＴ−ＦＦ９２はスレーブ装置として指定
され、ＳＲ信号、又はＣＭＤ信号を受取った時、前記Ｓ
Ｒ信号、又はＣＭＤ信号の立下りでセットし、Ｈバスが
開放されたときクリアされる。

そこで１３図を参照して、入出力装置から記憶装置ＭＭ
Ｕへのデータ転送制一について説明する。

入出力装置ＩＯはマスク装置として既にＨバスを確保し
ている。

データ転送に先だち、先ず、記憶装置ＭＭＵの書き込み
アドレスがＨバスに転送される。

この時のＭＥＭＯＲＹ ＷＲＩＴＥ信号とＡＣＰＴ信号
の立下りによりＷＲＩＴＥ−ＦＦ９１をセットする。

この結果、入出力装置ＩＯから書き込みアドレスＭＡＲ
を第６図のアドレスレジスタ４７にセットする。

次に、ＷＲＩＴＥ−ＦＦ９１のセットした時のＤＡＴＡ
信号により、入出力装置ＩＯからＨバスにデータが転送
される。

このデータは第６図のデータレジスタ４８にセットされ
る。

ＤＡＴＡ信号が発生してしばらくすると、ＳＹＮＣ信号
の立下り、このＳＹＮＣ信号の立下りによりＷＲＩＴ−
ＦＦ９１がクリアされる。

このクリア動作と並行して、アドレスレジスタ４７およ
びデータレジスタ４８のアドレスおよびデータがメモリ
バスを介して記憶装置ＭＭＵへ転送され、当該アドレス
にデータが書き込まれる。

この書き込み動作の終了と同時に、マスタ装置はＢＢＳ
Ｙ信号を落し、Ｈバスを開放する。

尚、ＷＲＩＴＥ−ＦＦ９１がクリアされると、しばらく
してＤＡＴＡ信号およびＳ ＹＮＣ信号は元の状態に戻
る。

第１４図は記憶装置ＭＭＵから入出力装置ＩＯへのデー
タ転送制闘のタイミングを示すもので、記憶装置ＭＭＵ
がＲＥＡＤ動作となる以外は第１３図と同じ動作で処理
される。

次に、第１５図を参照し、演算処理装置ＡＣＵと入出力
装置ＩＯ間のテスト入出力命令について説明する。

この動作では演算処理装置ＡＣＵがマスタ装置となり、
入出力装置がスレーブ装置となる。

そこで、マスク装置はスレーブ装置へのデータ転送に先
立ち、Ｈバスを確保する。

そして、マスク装置はスレーブアドレスを転送し、スレ
ーブ装置からの応答を待つ。

スレーブ装置から使用許可である許可信号ＡＣＰＴ信号
が転送されると、テスト入出力命令の機能が実行される
。

尚、ＡＣＰＴ信号の出力はスレーブアドレスとスレーブ
装置の持つ機器アドレスとの比較が終了すると消える。

テスト入出力命令の機能の実行において、Ｈバスにはマ
スク装置からスレーブ装置に転送されるＨバス情報（フ
ァンクション）の有効なタイミング信号を示すＤＡＴＡ
信号が出力される。

更に、ＨバスにはＤＡ ＴＡ信号の応答信号であるＳＹ
ＮＣ信号が返送される。

前記信号交信の後、ステータス情報がＨバスに出力され
る。

そして，ＴＥＳＴ号によりＷＲＩＴＥ−ＦＦ９１がセッ
トする。

ステータス情報の転送においてはタイミング信号ＤＡＴ
Ａ信号が出立され、Ｈバス情報を有効にする。

更に、ＨバスにはＤＡＴＡ信号の応答信号であるＳＹＮ
Ｃ信号が返され、その後、ステータス情報の転送が終了
する。

尚、ＷＲＩＴＥ−ＦＦ９１はＳＹＮＣ信号を受取った時
にリセットする。

上記の説明から明らかなように、テスト入出力命令にお
いて、スレーブ装置はマスク装置からのファンクション
を受取り、この後、ＷＲＩＴＥ−ＦＦ９１をセットして
、ステータス情報を転送する。

第１０図は第７図における割込制御回路６３の具体的構
成を示すブロック図である。

第１６図はその動作タイミング図である。

割込制御回路６３は入出力装置ＩＯから割込要求があっ
た時、又はメモリエラー（ＭＥＲＲ信号）があった時に
、演算制御装置ＡＣＵへ割り込みをかける回路である。

第１０図において、入出力装置ＩＯからの割込要求（Ａ
ＴＮＢＥＱ信号）があった時、又はメモリエラー（ＭＥ
ＲＲ信号があった時、ＡＴＮＩ−ＦＦ１０１がセットす
る。

このＡＴＮＩ−ＦＦ１０１のセットにより演算処理装置
ＡＣＵへＡＴＮＩ信号を発生し、割り込み要求が受け付
けられる。

尚、ＡＴＮＩ−ＦＦ１０１はＡＣＫＩ信号（第１０図で
はＴＡＣＫＩ信号およびＲＡＣＫＩ信号で表示されてい
る）によりクリアされる。

そして、ＡＴＮＩ−ＦＦ１０１の出力によりＩＳＷ−Ｆ
Ｆ１０２がセットする。

このＩＳＷ−ＦＦ１０２のＱ出力はＡＣＫＩ信号を阻止
、ＦＦ１０２はＰＡＣＫＩ信号の立下りでクリアされる
。

次に、第１６図を参照して、割込処理の動作を説明する
。

入出力装置からの割込要求ＡＴＮＲＥＱ信号又はメモリ
エラーを示すＭＥＥＲ信号が発生すると、第１０図のＡ
ＴＮＩ−ＦＦ１０１がセットする。

すると、ＡＴＮＩ−ＦＦ１０１のＡＴＮＩ出力信号が演
算処理装置ＡＣＵへ転送され、割込要求の受け付け処理
が実行される。

更に、ＡＴＮＩ−ＦＦ１０１がセットするとＩＳＷ−Ｆ
Ｆ１０２がセットする。

割込発生を示すＡＴＮＩ信号を受信した演算処理装置Ａ
ＣＵはＨバスを確保するためＡＴＮＢ信号を発生する。

ＡＴＮＢ信号の発生からＨバスを確保するための手順は
第１１図で詳述した通りである。

そして、Ｈバスを確保したＢＢＳＹ信号により演算処理
装置ＡＣＵは割込受付を終了し、受付信号ＡＣＫＩ信号
を発生する。

このＡＣＫ Ｉ信号により、ＡＴＮＩ−ＦＦＩＯ１はク
リアされ、ＡＴＮＩ信号は消滅する。

同時に、ＡＣＫＩ信号は第９図のＷＲＩＴＥ−ＦＦ９１
をセットし、チャネルコントロールブロックアドレスの
転送が開始される。

このチャネルコントロールブロックアドレスの転送に当
っては、同様に有効タイミングを示すＤＡＴＡ信号がＨ
バスに出力され、スレーブ装置からＳＹＮＣ応答信号が
Ｈバスに出力される。

この時、同時に割込受付のＡＣＫＩ信号が消滅する。

前記ＡＣＫＩ信号の消滅およびＳ ＹＮＣ信号の発生に
よりＩＳＷ−ＦＦ１０２、ＷＲＩＩＥ−ＦＦ９１がクリ
アされ、チャネルコントロールフロックアドレスの転送
を終了し、Ｈバスを開放する。

尚、ＡＴＮＩ−ＦＦ１０１がセットした時、ＡＣＫＩ信
号（第１０図ではＲＡＣＫ Ｉ信号）を受取っている場
合は、ＩＳＷ−ＦＦ１０２のセットはＡＣＫＩ信号が終
るまで待たされる。

従って、演算処理装置ＡＣＵが割込処理を行なっている
時（ＡＣＫＩ信号を発生している時）にＡＴＮＩ信号が
発生しても、その割込要求は次の割込処理まで待たされ
る。

以下、Ｈバスの情報転送動作について論理的な説明を行
なう 基本動作としていバス取得動作とデータ転送動作に分け
られる。

先ず、マスタとなる装置がＨバス取得要求を発生し、バ
スコントローラＢＣにてバス割り当てがなされる。

そして、マスク装置がＨバスを確保した開、交信すべき
スレーブとなる装置ヘアドレスを送信する。

送信されたアドレスに該当するスレーブ装置は要求を受
け付けデータをマスク装置へ送出する。

一方、Ｈバスに接続された装置間の動作はマスタリード
動作（マスク装置がスレーブ装置からデータを読み出す
）、マスタライト動作（マスク装置がスレーブ装置デー
タを送出）、および割り込み動作の３つに大別できる。

実際の動作としては更に下記第２表・第３表・第４表の
如く分類される。

以下、各動の詳細につき説明する。

まず、Ｈバスの取得動作につき説明する。

Ｈバスに接続される装置がメモリへのリード又はライト
するにあたり、演算制御装置ＡＣＵ又はチャネル装置が
マスク装置となり、メモリがスレーブ装置となる。

また、チャネル装置への入出力命令実行にあたっては、
演算制御装置ＡＣＵがマスク装置となり、チャネル装置
がスレーブ装置となる。

まず、マスクとなる装置（以下マスク装置と記す）がバ
ス取得要求信号ＡＴＮＢをバスコントローラＢＣに発す
ることによりバスコントローラＢＣ内でＨバスが使用中
か否か調べられる。

ここで、Ｈバス空いているときに使用許可とするＡＣＫ
Ｂ信号がマスタ装置へ返される。

前記ＡＣＫＢ信号を受けたマスク装置は、更にＨバスの
状態を調べたうえでＢＢＳＹ−ＦＦ８４（第８図参照）
をＢＵＳ Ｙ状態にセットし、Ｈバス使用権を維持する
ためのインタロツタ信号ＢＢＳ Ｙ信号を発生する。

そして交信したい装置を示すスレーブアドレスを発生し
て、且つ動作指定情報としてＭＥＭＲ信号，ＭＥＭＷ信
号，ＣＭＤ信号，ＳＲ信号のいずれかを送出する。

交信を要求されたスレーブ装置では、メモリからのデー
タに対しパリテイチェックを行い、且つマスク装置から
送出されるスレーブアドレスと自身のユニットアドレス
とを比較する。

前記スレーブアドレスと自身のユニットアドレスとが一
致する場合は、次にその制御部が動作中か否か調べられ
る。

ここで動作中のときにはマスタ装量へＷＡＩＴ信号を返
し、プログラムステータスワード（ＰＳＷ）のコンディ
ションコードに状態をセットして次命令へ入る。

又、スレーブ装置の制御部が空いているときには動作可
であるか否か調べられ、否であるときには、ＤＪＣＴ信
号による割込みを発生する。

一方、動作可であるときはＡＣ ＰＴ信号を発しマスク
装置に対し使用可である旨を告げる。

尚、スレーブ装置に指定された装置が即答できない場合
にはマスク装置に対しＷＡＩＴ信号が返送される。

マスク装置は前記ＷＡＩＴ信号を受信すると一度Ｈバス
を開放して、一定時間経過後再びＨバスの取得要求を出
して前記装置をスレーブに指定する。

ここで前記装置が非動作中であればＡＣＰＴ信号が返送
され、マスク装置とスレーブ装置との間でデータ転送が
行なわれる。

この様にしてバスを取得した後、前記した動作モード指
定情報に従い次の様な動作を行なう。

即ち、動作モード指定情報がＭＥＭＲ信号の場合、マス
ク装置は主記憶装置ＭＭＵからのデータを待ち、スレー
ブ装置（この場合は主記憶）はリード動作を開始する。

次に動作モード指定情報がＭＥＭＷ信号の場合、マスク
装置はメモリへデータを送出し、スレーブ（この場合主
記憶）装置はマスク装置からのデータを持つ。

同様に動作モード指定情報がＣＭＤ信号の場合、マスタ
装置（ＢＫ信号の場合は演算制御装置）はチャネル装置
へチャネルコントロールブロックアドレスを送出し、チ
ャネル装置（スレーブ装置）は演算制御装置ＡＣＵから
のチャネルコントロールブロックアドレスを待つ。

同様に動作指定情報がＳＲ信号の場合、マスク装置（演
算制御装置ＡＣＵ）はチャネル装置（スレーブ装置）へ
ファンクションを送出してステータスを持ち、スレーブ
装置は演算制御装置ＡＣＵ（マスク装置）からのファン
クションを待ち、受けとったらステータスを送出する。

次に上記したデータ転送動作につき詳細に説明する。

まず、主記憶装置（スレーブ装置）からの読み出し動作
について述べる。

先のＨバス取得動作において、交信を要求されたスレー
ブ（主記憶装置）装置は、リード動作としてパリテイチ
ェックあるいはＥＣＣチェックを行ない、マスク装置へ
データならびにＨバス情報の有効なタイミングを知らせ
るためのＤＡＴＡ信号を送出する。

このＤＡＴＡ信号ならびにデータを受信したマスク装置
は自身で有するチェツカにてバリテイチェツクを行ない
、データをレジスタヘセットするとともに、ＢＢＳＹ−
Ｆ Ｆ ８ ４ （第８図参照）をクリアする。

そしてスレーブ（主記憶）装置へＳＹＮＣ信号を送出し
、データをストローブしたのち、データ信号が“０”に
なったことを確認してＳＹＮＣ信号を落す。

この時，ＢＢＳＹ信号をバスコントローラＢＣへ発しウ
オッチドッグタイマをリセットする。

尚、前記スレーブ（主記憶）装置にてエラーが検出され
た場合には、マスタ装置へＭＥＲＲ信号を発し、マスク
装置によってＨバスのＳＹＮＣ 信号をクリアする。

同時にバスコントローラＢＣへＢＢＳＹ信号を発し、ウ
オッチドッグタイマをリセットすると共に演算制御装置
ＡＣＵへ割込み信号を発し、チャネル装置の動作を停止
させる。

次にチャネルへのテスト入出力命令の実行につき説明す
る。

まず、Ｈバス取得後（スレーブアドレス送出後マスタ（
ＡＣＵ）装置はテスト入出力ファンクシヨンを送出し、
スレーブ（チャネル）装置へテータならびにバス情報の
有効なタイミングを知らせる信号であるＤＡＴＡ信号を
送出する。

前記データとＤＡＴＡ信号を受けたスレーブ（チャネル
）装置ではパリテイチェックを行なう。

更に、スレーブ（チャネル）装置はステータスデータお
よびＤＡＴＡ信号に対する応答であるＳ ＹＮＣ信号を
マスタ（ＡＣＵ）装置に送出する。

マスク（ＡＣＵ）装置は受信したデータのバリテイチェ
ックを行なう。

その後、マスク（ＡＣＵ）装置はスレーブ（チャネル）
装置へＳ ＹＮＣ信号を返し、更にＨバスのＳＹＮＣ信
号をクリアすると共に、バスコントローラＢＣへＢＢＳ
Ｙ信号を返し、ウオッチドッグタイマをクリアしてテス
ト入出力命令を終了する。

次にマスタライト動作に関し説明する。

まず、マスク装置が割込み情報ならびにタイミング信号
ＤＡＴＡをスレーブ装置へ送出する。

データを受けたスレーブ装置はパリテイチェックを行い
書込み動作に入ると共に、マスク装置へＳＹＮＣ信号を
返送する。

マスタ装置はＨバスのＳＹＮＣ信号をクリアし、且つバ
スコントローラＢＣへＢＢＳＹ信号を介してウオッチド
ックタイマをリセットして転送動作終了となす。

尚、データ転送時のパリテイエラー発生の場合の処理で
あるが、マスク装置がパリテイエラーを検出するか、あ
るいはスレーブ装置からエラー信号を受けるとマスク装
置はＢＢＳＹ信号をクリアして再試行を行う。

この再試行を３回まで行い、それでもエラーが確認され
た場合には割込みを発生させるものである。

次に割込み動作につき説明する。

ここでいう割込み動作の説明とは、Ｈバスに接続される
装置が同一バス上の演算制御装置ＡＣＵに割込み信号を
送出する場合の説明である。

まずチャネル装置からの割込みＡＴＮＴ信号が演算制御
装置ＡＣＵへ送出されると、前記演算制御装置ＡＣＵは
命令実行中か否か調べる。

否の場合にバスコントローラＢＣへＨバス取得のための
信号ＡＴＮＢが出力される。

以降は上述したバス取得動作と同様である。

ここでＨバスが取得されると、演算制御装置ＡＣＵへＡ
ＣＫＢ信号が返される。

そこで演算制御装置ＡＣＵはＨバスが使用中であるか否
かを調べ、否であるときにチャネル装置へ割り込み要求
を受け付けたことを示すＡＣＫＩ信号を送出する。

ＡＣＫＩ信号を受信したチャネル装置はチャネルコント
ロールブロックアドレスを演算制御装置ＡＣＵに対し送
出する。

そして演算制御装置ＡＣＵにてパリテイチェックあるい
はＥＣＣチェックがなされる。

その後、演算制御装置ＡＣＵはＨバスのＳＹＮＣ信号を
クリアし、バスコントローラＢＣならびにチャネル装置
へＢＢＳＹ信号を供給してバスコントローラＢＣ内のウ
オッチドッグタイマをリセットし割り込み動作を終える
。

尚、バスコントローラＢＣは前記ＢＢＳＹ信号でウオッ
チドッグタイマをセットし、マスク装置のＨバス占有時
間を監視し、数マイクロ秒以内にＢＢＳＹ信号がリセッ
トしなければエラーとする。

このエラー信号に基づき演算制御装置ＡＣＵへ割り込み
を発つし、これによりスレーブ装置からの無応答を検出
する。

即ち、マスク装置のＨバス占有時間をバスコントローラ
ＢＣで監視し、その時間が規定値を越えたらエラー情報
を発つする。

そして上記エラー情報に対しマスク装置と入出力装置は
Ｈバスの占有を解放しエラー発生の割り込みをかけるも
のである。

また、本発明における情報処理組織において、Ｌバスに
ついてはほとんど説明されていないが、このＬバスにつ
いては第２図に示した従来の入出力バスとほとんど変わ
りないものであって、演算制闘装置ＡＣＵにより制御さ
れる。

従って、ＬバスはバスコントローラＢＣにより制御され
るＨバスとは完全に独立分離しており、上記両バスに接
続される各装置は時分割多重にて使用される。

以上が第７図〜第１６図に示したＨバスインターフェー
ス回路の構成ならびに動作である。

説明を第６図のバスコントローラＢＣに戻し、バスコン
トローラ内でのエラーチェックならびにゾーンコントロ
ールの機能につき述べる。

即ち、第６図に示したパリテイエラー発生・検出回路４
２およびゾーンコントロール回路４３の機能について述
べる。

一般的なエラーチェックの方式によれば、例えば１６ビ
ット＋１パリテイ構成の主記憶装置ＭＭＵにおいて１バ
イトのデータを書込む場合、まず、書込む番地の内容を
読み出す。

次に読み出された内容のうち１バイトのデータのみ内容
を書替えると共に、それに応じたパリテイピットを付加
し、書込みをおこなうといった手順が必要であった。

しかしながら、本発明の情報処理組織におけるエラーチ
ェック方式によると、演算制御装置ＡＣＵ，主記憶装置
ＭＭＵ，入出力装置におけるパリテイビットの付加方式
を統一化している。

また、主記憶装置ＭＭＵへの部分書込みも可能としてい
る。

更に、上記３つの装置間の（演算制御装置、主記憶装置
、入出力装置）のデータ転送においてデータ長が異なる
場合であってもパリテイチェックを同一の方式で行なえ
る。

これは本発明で用いられているパリテイ発生・検出回路
およびゾーンコントロール回路の手法によるもので詳細
は後述する。

まずエラー検出におけるデータ形式を第１８図に示す。

第１８図は本発明実施例において用いられるパリテイピ
ットを含むデータ形式の例である。

図において、１２１〜１２４は各１バイトのデータフィ
ールド、１２５〜１２８は各データ部１２１〜１２４に
対応するパリテイビット部分である。

第１８図に示すように、計算機システムのなかで使用さ
れるデータ形式をそのデータ長の最短のもの（例えば１
バイト）を１単位とし、パリティピットをこの１単位毎
に１ビット（またはそれ以上）付加することにより、メ
モリのバイト単位ごとのリード動作才たはライト動作を
実現できる。

また、パリテイビットの発生及び検出が１単位毎にでき
るため、システム内のある装置が最大４バイト（４単位
）を扱うものであっても１バイト〜３バイトのデータの
パリティ発生および検出を同様に行うことができる。

例えば入出力装置■０から主記憶装置ＭＭＵへのデータ
転送時にバスコントローラＢＣ内でパリテイピットの再
編成をすることなしに、そのままバスコントローラＢＣ
を通過させることができる。

更にバスコントローラＢＣ内でパリテイジエネレータを
用いてパリテイジエネレートすることもできるため、例
えば演算制闘装置ＡＣＵのデータにパリテイピットが付
加されていなくともバスコントローラＢＣ内でエラーチ
ェックコードを付加スることができるため、メモリバス
ならびにＨバスヘデータ転送が可能なものである。

次に第６図のゾーンコントロール回路４３の構成につい
て説明する。

第１９図は本発明に用いられるゾーンコントロール回路
の一実施例である。

図において１３１はＨバス（演算制御装置ＡＣＵ又は入
出力装置ＩＯからのデータ）を介して転送されるデータ
か、主記憶装置ＭＭＵからの読み出しデータの何れかを
選択する選択回路である。

１３２はデータ長及び主記憶装置の格納場所により決定
されるモードでデータをシフトするシフト回路である。

１３３はバイト単位の部分書込み、が可能なフルワード
構成（例えば３２ビット）の主記憶装置である。

１３４はＨバスからの入力データ、１３７はＨバス（Ａ
ＣＵ，ＩＯ）への出力データ，１３６は主記憶装置１３
３への書込みデータ、１３８は主記憶装置１３３からの
読出しデータ、１３９はリード動作１又はライト動作の
何れかのモードによりデータ１３４又はデータ１３８の
どちらかのデータを選択するための制御信号、１３５は
データ１３４又はデータ１３８のうち選択されたデータ
、１４０はシフト動作の制御信号、１４１は主記憶装置
１３３のバイト単位の部分書込みを制御する制御信号で
ある。

尚、主記憶装置１３３及びＤＭＡバスがフルワード（例
えば３２ビット）で構成されるとき、ハーフワード（１
６ビット）のデータは下位２バイトで、又はバイトデー
タは最下位バイトのみで転送される。

一方、主記憶装置１３３は４バイト（フルワード）単位
でリード動作又はライト動作を行う為、番地の割り付け
を１バイトで１番地とすると、一度に４Ｎ〜４Ｎ＋３番
地（ＮはＯ又は正の整数）の４バイトをアクセスする。

そして書込み動作の際には、４バイトのデータを全て読
み出す。

従って、例えば１バイトのデータを４Ｎ＋１番地に書込
む時は主記憶装置１３３への入カデータ長はフルワード
とするため、上位から２バイト目（第１８図のデータフ
ィールド１２２に該当するデータがセットされるように
データ形式を返還する必要がある。

逆に，４Ｎ＋１番地から１バイトのデータを読出す時は
、読出しデータが上位から２バイト目に当るため、これ
を最下位バイト目に移動し残りの上位３バイトを全て“
０”にしなければならない。

本発明の実施ではゾーンコントロール回路は第１９図に
示したようにデータ形式を返還するシフト回路１３２、
バイト単位の部分書込み可能なフルワード構成の主記憶
装置１３３、シフトをおこなうべきデータがＨバスから
のものか、又は主記憶装置１３３からのものかを選択す
る回路１３１の３つで構成される。

以下、第１９図を使用して本発明において実施されてい
るゾーンコントロール回路の動作につき詳細に説明する
。

第１９図において主記装置１３３への書込み動作はデー
タ１３４→選択回路１３１→データ１３５→シフト回路
１３２→データ１３６→主記憶装置１３３のルートで行
なわれる。

一方、読出し動作は主記憶装置１３３→データ１３８→
選択回路１３１→データ１３５→シフト回路１３２→デ
ータ１３６の経路を通る。

これらの経路をとるデータはフルワード単位であるが、
書込み又は読出そうとするデータのバイト数及び主記憶
装置１３３での格納番地によって、Ｈバス側と主記憶装
置１３３側で有効なデータのフルワード中の位置が異な
るためシフト回路１３２によりシフト処理を行う。

以下、第２０図を使用して前記シフト回路１３２の処理
につき詳細に説明する。

第２０図は書込み動作の際のシフト処理を示す。

第２１図は読出し動作の際のシフト処理を示す。

第２０図、２１図において、Ｆ０，Ｆ１，ＨＯ，Ｈ１，
Ｂ０，Ｂ１，Ｂ２，Ｂ３はデータのバイト数及び主記憶
装置１３３の格納番地（番地の最下位２ビット）によっ
て決定されるモードであり、下表５にこれらの関係なら
びに主記憶装置１３３のデータを示す。

但し、表５にてＡ０は主記憶装置１３３の最下位から２
番目のビアトの内容を示し，Ａ１は主記憶装置１３３の
最下位ビットの内容を示し、Ｄ０〜Ｄ３は１フールワー
ド中４バイトの番号、口印はデータの格納位置を示す。

尚、表５中※印は“０”又は“１”のいずれでもよい。

第１７図は各モードに対するバイト単位のシフト処理を
示したもので、第２０図、第２１図に示す機能を合成し
たものである。

第２２図において、例えばＢのように四角で囲ったモー
ドは前記第２０図、第２１図にないモードであるが、実
際のシフト処理には意味をなさない。

しかし、前記モードを加えることは何等支障が無いばか
りか、かえってシフト制御が著しく簡略化できる。

即ち、四角で囲ったモードは書込み動作時は、主記憶装
置１３３の書込み番地をに対する書込み動作を不許可に
する。

また、読出し動作時はシフト回路１３３の出力ゲートに
より“０”となる為、必要なバイト数のデータだけを主
記憶装置１３３から読み出すことができる。

そのうえ、Ｂ１，ＨＯ，Ｆ１の各モードに対するデータ
のシフト処理は第２９図から明らかなように、全て同一
のものである。

又、Ｂ３，Ｈ１，Ｆ０の各モードに対するデータのシフ
ト処理もほぼ同一である。

従って、Ｆ０〜Ｆ３の８種類のモードは（ＢＯ），（Ｂ
１，Ｈ０，Ｆ１），（Ｂ２），（Ｂ３，Ｈ１，Ｆ０）の
４組のモードに縮小できる。

即ち、シフト回路１３２のシフト制御は４バイト分を全
て同一の２ビット又はその一部の信号によって行うこと
ができる。

第２３図は主記憶装置１３３からのデータ読出し動作の
際、出力データの不要な部分を“０”にするため、シフ
ト回路１３２の出力ゲートを制御する信号Ｅ０−Ｅ３の
条件を各モードに対して示した。

第２４図は主記憶装置１３３に書込む際の．制御信号Ｓ
Ｏ〜Ｓ１の条件を各モードに対して示した。

前記制御信号ＥＥＯ〜Ｅ３，ＳＯ〜Ｓ１もデータのバイ
ト数を示す信号及びアドレスの最下位２ビットなどによ
り簡単に得ることができる。

又、前記第２２図から明らかな如く、シフト回路１３２
は２又は３又は４種類のデータのうちの１つを選択する
マルチプレクサによって実現できる。

この為、シフト処理の処理時間を極めて短くすることが
できる。

従って、主記憶装置１３３へのリード動作又はライト動
作に要する時間のほさんどが主記憶装置１３３自体の動
作に要する時間となって、データの単位に関係なく通常
の主記憶装置１３３とほぼ等しい動作することができる
。

以上説明の如く、本発明において実施されているゾーン
コントロール回路によると主記憶装置１３３の容量を無
駄なく使用することができる。

また、主記憶装置１３３への書込み動作はデータの単位
に関係なく、主記憶装置１３３自体の書込み動作時間に
殆ど等しくできる。

更に主記憶装置１３３からの読出し動作の際も書込み動
作の際と同一のシフト回路１３２を使用するのでハード
ウエア量が少なくなる。

シフト回路１３２の制御は４種類のモードに対してのみ
おこなえばよいので、論理が極めて簡単であり、又マル
チブレクサによって実現できる殆め特別なタイミング回
路などを必要としない。

尚、データにパリテイの含まれる場合も同様に扱うこと
ができる。

又、選択回路１３１のペリテイビット分だけをＦＯ〜Ｅ
Ｏによる制御から独立させればデータ長に関係なくパリ
テイビットのみを出力することができる。

以上が本発明におけるバスコントローラＢＣの機能であ
り、上述したようにＨバスのコントロールならびに記憶
制御（チェック、ゾーンコントロール）を演算制御装置
ＡＣＵとは独立に有するものである。

近年、システムの大型化・効率的使用の為、処理装置を
複数結合した計算機複合システムが脚光を浴びている。

本発明においてもコンピュータシステムセクション（１
情報処理装置）を計算機システムリンケージ装置（ＣＳ
Ｌと略記する）を使用してＨバスをリンクさせることに
より複合計算機システムが構成できる。

このＣＳＬは例えば一対向最大５０ｍ（１０ｎｓ／ｍ）
で完全に相互を絶縁化することにより耐障害性を図って
おり、且つリンクしている相手の状態（障害の有無）を
判別することも可能である。

複合系システム全体で統一したアドレスが割りあてられ
ており、ＣＳＬは要求を受付けると自動的に情報の転送
を交信整理するものである。

即ち、各コンピョークセクション（以下ＣＳＳと略記す
る）間でのＣＳＳ内の資源（諸々の装置）を共有するこ
とができる。

この共有とは第２５図においてＣＳＳ＃１１４４がＣＳ
Ｓ＃２１４２のメモリＭＭＵをアクセスすることである
。

第２５図は計算機間リンクのブロック図を示す。

このリンクにより複数のＣＳＳ＃１，＃２………＃ｎ間
で行う機能動作としては次の様なものがある。

（１）自系のＡＣＵが他系の主記憶ＭＭＵをアクセスす
る。

（２）自系のＡＣＵが自系の入出力装置ＩＯを駆動して
、そのデータ転送は他系の主記憶ＭＭＵへ行う。

（３）自系のＡＣＵが他系のＩＯを駆動して、そのデー
タ転送は自系又は他系の主記憶ＭＭＵへ行う。

（４）ＡＣＵ間の割込み これらの機能を効率よく実現するために計算機複合シス
テムにおいて共通バス方式を採用している。

従ってＡＣＵ，主記憶ＭＭＵ，および入出力装置ＩＯは
区別されずＨバス上では同格の装置としてみなされ、任
意の装置から任意の装置へデータ転送が可能なものであ
る。

動作原理は基本的にはｙＩ図以降で示した様にＣＳＬも
１つの入出力装置としてみなされ、バス取得動作・転送
シーケンスから成り同様の動作を行うためここでは省略
する。

まず、複数のＣＳＬ（＃１，２，………＃ｎ）のアドレ
ス方式につき述べる。

第２６図は複合システムにおけるアドレスフォーマット
を示す。

図において、ａは複合システムにおいて自系の装置から
他系の装置をアクセスするときに用いられるフォーマッ
ト、ｂは自系の装置が他系のメモリＭＭＵをアクセスす
るときに用いられるフォーマット、ｃは入出力命令の場
合のフオーマットである。

ａに示すフォーマットにおいて、各装置はユニット部１
５２により指定され、計算機システムセクションＣＳＳ
部１５１は他の計算機システムセクションを指定するの
に使用される。

従って同系の計算機システムセクションの装置を指定す
る場合、ＣＳＳ部１５１は“０”であり、該ＣＳＳ部が
“０”以外のとき他の計算機システムセクション内の各
装置を指定していることになる。

即ち、例えば第１の計算機システムセクションＣＳＳ＃
１から第２の計算機システムセクションＣＳＳ＃２内の
装置を指定する場合には、第１の計算機システムセクシ
ョンＣＳＳ＃１内のマスタ装置はアドレスとして、装置
アドレス（ＵＮＩＴ）に計算機システムアドレス（ＣＳ
Ｓ）を付加したものを送出する。

付加されたアドレスを受け取った第２の計算機システム
セクションＣＳＳ＃２内の計算機システムリンク装置（
ＣＳＬ）は、この系におけるマスク装置となり前述した
ようにＨバスを使用してデータ転送を指定されたスレー
ブ装置との間で行う。

以上の動作を行う間、第１の計算機システムセクション
ＣＳＳ＃１内では第２の計算機システムセクションＣＳ
Ｓ＃２との間でデータ転送を要求したマスク装置により
Ｈバスが占有されるようにしておくと、Ｈバスの使用効
率が低下する欠点があるため、本発明では以下に示す方
式を採用している。

即ち、演算制御装置ＡＣＵがマスタ装置でＣＳＬがスレ
ーブ装置に指定されたとき、上記ＣＳＬが他のＣＳＬと
データ転送中の場合、前記演算制御装置ＡＣＵからのア
クセスに対し前記ＣＳＬから応答できない場合がある。

このような場合、演算制御装置ＡＣＵは前記ＣＳＬの動
作が終了するまで待てば初期の目的は達せられる。

しかしながら一般にＣＳＬ間のデータ転送には時間がか
かるため、演算制御装置ＡＣＵがＨバスを専有したまま
だとバスの使用効率が低くなる。

よって、ＣＳＬが動作中であると演算制御装置ＡＣＵ（
マスク装置）にＷＡＩＴ信号を返す。

演算制御装置ＡＣＵはＷＡＩＴ信号を受信すると一旦Ｈ
バスを解放し、一定時間経過後再びＨバスの取得要求を
発する。

ここでＣＳＬが非作動中であればＡＣＰＴ信号を返し、
演算制御装置ＡＣＵとＣＳＬの間でデータ転送処理を行
う。

また、マスク装置からスレーブ装置へデータ転送を行な
う場合は、アドレス、データを順次スレーブ装置に対し
送り、Ｈバスを解放する。

逆にスレーブ装置からマスク装置へデータ転送を行う場
合のようにマスク装置から要求のあった場合（メモリか
らのデータリード）、一般的にはマスク装置からスレー
ブ装置ヘアドレスを送出し、スレーブ装置からデータを
得る動作順次行っている。

しかしながら、通常ＣＳＬ間のデータ転送にはかなりの
時間を要し、マスク装置がデータを受け取るまで継続し
てＨバスを占有すると、Ｈバスの使用効率は著しく低下
する。

このためマスタ装置はＣＳＬにスレーブ装置の装置アド
レスおよびマスク自身の装置アドレスを順次送り、Ｈバ
スを解放する。

このことによりＣＳＬはマスタ装置の装置アドレスを記
憶しておき、他のＣＳＳからのデータの応答が来たとき
最初の要求元（マスク装置）へデータを送る。

このときＣＳＬはＨバスを取得することによりマスク装
置となる。

そして記憶しておいた最初のマスクアドレスを出力して
その装置をスレーブ装置とし、データ転送を行う方式を
とっている。

即ち、ＨバスはＣＳＬからの応答を持っている装置以外
の装置によって使用可能となる。

上記したタイミングは第２７図に示されている。

第２７図ａは第１の計算機システムセクションＣＳＳ＃
１のマスタ装置から計算機システムリンク装置（ＣＳＬ
）への指令の送出タイミングである。

第２７図ｂは第２図における計算機システムセクション
ＣＳＳ＃２の計算機システムリンク装置とスレーブ装置
とのデータ転送タイミングである。

第２７図ａ−ｂにおいて、１６１は要求サイクル、１６
３はデータ転送時間で、この間は第１の計算機システム
セクションＣＳＳ＃１のＨバスに関し、マスク装置以外
の装置は使用可能である。

尚、１６２は応答サイクルである。

一方、入出力命令の場合も第２６図Ｃで示すようにＣＳ
Ｓ番号、チャネル番号ＣＨ，機器番号ＵＮＩＴを指定し
、アドレスのＣＳＳ番号により該当するＣＳＳが応答し
て入出力命令に付随するパラメータを他系へ送る。

このパラメータを受けた他系ＣＳＬは指定されているチ
ャネル装置へパラメータを送出して命令実行をなすもの
である。

尚、他系のメモリをアクセスする場合も第２６図ｂに示
すようにＣＳＳ番号ならびにアクセスすべきメモリのア
ドレスＭＡを指定して所定の結果を得るものである。

次に入出力装置Ｉ／Ｏからデータ転送終了に基く割込み
処理、あるいは演算制御装置ＡＣＵから他の演算制御装
置ＡＣＵへの割込み処理について説明を行う。

チャネル装置は入出力完了（またはエラー等による中止
）時に、その入出力処理を起動した演算制御装置ＡＣＵ
へ割込みをかける。

この場合、自系演算制御装置ＡＣＵへの割込みとは異な
る動作を必要とする。

チャネル装置は起動ＡＣＵの番号（通常はＣＳＳ番号と
一致）を記憶しておき、入出力完了時そのＣＳＳ番号を
アドレス情報としてＣＳＬを指定しＣＣＢアドレス等割
込みパラメータを送出する。

この情報を受けたＣＳＬは他系ＣＳＬヘパラメータを送
出し、そのＣＳＬが割込み要求を発するものである。

以上の動作を第２８図の割込み概念図を使用して説明す
る。

第２８図はＣＳＳ＃１，１７３とＣＳＳ＃２，１７４が
結合され複合系をなす場合の例を示している。

いま、ＣＳＳ＃１のＡＣＵ１７７がチャネル装置１８１
に接続される入出力装置を起動して、チャネル装置１８
１がＡＣＵ１７７に終了割込みをかけるものとして説明
する。

まず、割込みをかける装置（チャネル１８１）はＨバス
１７２を介してＣＳＬ１８０へ割込みデータを送出する
。

するとＣＳＬ１８０ではこの割込みパラメータをＣＳＳ
＃１１７３のＣＳＬ１７９へ送出する。

ここでＣＳＬ１７９は割込みパラメータを割込み要求線
１７５を介してＡＣＵ１７７へ送出する。

尚、ＡＣＵ１８２からＡＣＵ１７７へ同様にして割り込
めることはもちろんである。

このように自系内の演算制御装置への割込みは専用の割
込み要求線を用い、他系の演算制御装置への割込みはＨ
バスを使用することにより割込み情報を供給している。

以上説明の如く本発明によると、Ｈバス、メモリバ
スの制御が演算制御装置とは別個のバスコントローラに
より行なわれるため、演算制御装置による演算実行とバ
スコントローラによる入出力動作あるいはメモリ動作が
並列に行え、よってシステムのスループットが向上する
。

また演算制飢装置からＨバスの制御が独立するため演算
制御装置の負担が減少するとともに論理が簡単になる。

従って論理的にはバスにより各構成要素間で任意の要素
間の情報転送が可能となるもので共通バスの特徴が行か
せる。

また、バスコントローラに接続されるＨバスのエラーチ
ェックまたはエラーチェックコードの発生を各バス間で
独立して行うことができる。

例えば演算制御装置のデータにパリテイがなくてもバス
コントローラでパリテイを付加してメモリバスまたはＨ
バスへ転送することができる。

更にパリテイの発生および検出が一単位毎にできるため
、システム内のある装置が最大４バイト（４単位）を扱
うものであっても１〜３バイトのデータのパリテイ発生
および検出を同様に行うことができ、更にメモリのバイ
ト単位でのリード／ライトが可能である。

又、本発明の新規なアーキテクチャにより、Ｈバスがバ
スコントローラ、Ｌバスが演算制御装置によりコントロ
ールされる構成となっており、完全に独立しているため
、バスに接続される各装置の時分割多重使用が可能とな
る。

一力複合系を構成する場合においても、計算機システム
リンク装置の数を増やすことにより計算機システムセク
ションの数を増加させて計算機複合システムを容易に拡
張でき、システムの処理効率を向上させることができる
。

また、計算機複合システムのシステムセクシンウ数が増
しても更にメモリ容量が増しても、メモリをアクセスす
る場合はシステムアドレスを変えることでアドレス指定
ができ、計算機システムアドレスを付加するか否かにか
かわらず演算制御装置は同一のアドレス指定を行うこと
により、メモリの同一ブロックが指定できる。

また同一計算機システムセクション内のデータ転送要求
あるいはデータ転送の場合には自系の共通バスを占有す
るだけで他系の共通バスを占有することがないので、他
系においては自由に共通バスが指定できる。

更に異なる計算機システムセクション間のデータ転送の
場合には、データ転送要求とデータ転送を２動作に分割
して行うため、データ転送要求を発した演算制御装置を
含む計算機システムセクションの共通バス（Ｈバス）は
他系からのデータ転送が到達するまで共通バスを解放で
き、その間その系においては共通バスを自由に使用でき
る。

また同一計算機システムセクション内における割込みで
は専用の割込み要求線を使用するために、他の装置が共
通バスを使用できバスの使用効率が更に向上する。

【図面の簡単な説明】 第１図・第２図は従来における情報処理システムにおけ
る代表的な接続構成を示すブロック図、第３図は本発明
が採用される情報処理システムにおける接続構成の概要
を示すブロック図、第４図は本発明の情報処理システム
における接続構成を第３図とは別の観点よりとらえて示
したブロック図、第５図は本発明が採用されるバスコン
トローラの機能を概念的に示した図、第６図は本発明の
バスコントローラの具体的構成例を示すブロック図、第
７図は第６図におけるＨバスインターフェース回路の具
体的構成を示したブロック図、第８図は第７図における
バス取得回路の具体的構成を示したブロック図、第９図
は第７図における情報伝送制御回路とアドレスデコーダ
回路の具体的構成を示すブロック図、第１０図は第７図
における割込み制御回路の具体的構成を示したブロック
図、第１１図および第１２図は第８図に示したバス取得
回路の動作を示すタイミングチャート、第１３図乃至第
１５図は第９図に示した情報伝送制御回路とアドレスデ
コーダ回路の動作を示すタイミングチャート、第１６図
は第１０図に示した割込み制御回路の動作を示すタイミ
ングチャート、第１７図はバス割込みを行うための基本
的動作を説明するタイミングチャート、第１８図は本発
明にて用いられるパリテイピットを含むデータフォーマ
ットを示す図、第１９図は本発明において用いられるゾ
ーンコントロル回路の具体的構成を示すブロック図、第
２０図・第２１図はリード／ライト時のゾーンコントロ
ール処理を説明するためのブロック図、第２２図は各モ
ードに対するバイト単位のシフト動作を示す動作概念図
、第２３図および第２４図はメモリ装置をリード／ライ
トする際のゾーンコントロールの動作を示す動作概念図
、第２５図は情報処理システムを複数結合することによ
り複合系とした場合の構成を示すブロック図、第２６図
は複合システムにおいて使用されるアドレスフォーマッ
トを示す図、第２７図は複合システムにおけるマスクと
スレーブ間のデータ転送タイミングを示したタイミング
チャート、第２８図は複合システムにおける割込み制御
を概念的に示すブロック図である。 ２１……中央処理装置、２２…・・Ｈバス、２３……Ｌ
バス、２４……主記憶装置、２５……バスコントローラ
、２６……演算制御装置、１４１〜１４３……計算機シ
ステムセクション、１７９，１８０……計算機システム
リンク装置。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置と、演算制御装置と、複数の入出力装置
   とで構成される情報処理システムにおいて上記主記憶装
   置とはバスコントローラを介して接続されると共に、上
   記演算制御装置と入出力装置の一部が共通接続され該接
   続される任意の装置間での主従関係により情報が転送さ
   れる双方向の第１のバスと、この第１のバスに接続され
   る各装置間のバス取得のためのコントロールを上記演算
   制闘装置とは別個に独立して行うバスコントローラと、
   上記第１のバスとは演算制御装置を介して接続されると
   共に、この演算制御装置と上記入出力装置の残りが共通
   接続され上記演算制御装置によりコントロールされる双
   方向の第２のバスと、上記第１のバスを他の情報処理シ
   ステムとリンクさせシステム間のデータ転送を制御する
   リンク装置とから成り、上記リンク装置を介して自系も
   しくは他系の主記憶装置を共有し、システム間の交信を
   行うことを特徴とする計算機複合システム。