JPS58140786A - Graphic display control system - Google Patents

Graphic display control system

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Publication number
JPS58140786A
JPS58140786A JP57023306A JP2330682A JPS58140786A JP S58140786 A JPS58140786 A JP S58140786A JP 57023306 A JP57023306 A JP 57023306A JP 2330682 A JP2330682 A JP 2330682A JP S58140786 A JPS58140786 A JP S58140786A
Authority
JP
Japan
Prior art keywords
display
data
buffer memory
memory
display control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57023306A
Other languages
Japanese (ja)
Inventor
西尾 克二
寿一 坂井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP57023306A priority Critical patent/JPS58140786A/en
Publication of JPS58140786A publication Critical patent/JPS58140786A/en
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 (ム〕 発明の技術分野 本発明はラスタースキャン形表示装置の図形表示制御方
式に関する0 (1)  技術の背景 コンビエータの高速大些麓化ならひに情報地理技術とく
に1偉処理技術の進歩によりて複雑な1稼の処理あるい
は複雑高度な情報の画像化による人間への伝達が可能と
なp%またこのような処理結果を人間に対し効果的に伝
達する丸め図形表示装置には複雑な補助表示機能が用い
られているが、画像I&運は、通常、対話式におζなゎ
れることが多く、シ九がってこのような場合には特に処
理結果をタイムリーに表示することが重要とされている
0 (C)  従来技術 ツスタース中ヤン形表示装置は表示画面を構成する画素
毎に表示データを記憶するバッファメモリ(通常り7レ
ツシ島メモリと称せられる)を備え、通常、このバック
アメ%すt)記憶内容を順次くシ返してアクセスし、こ
れをそのt〜表示部に表示している0すなわち表示部に
表示されるデータとバックアメやりに記憶されているデ
ータは全く一致している。この丸めブリンキングあるい
はピックアップ等、表示tiim上の一部のデータに対
して一時的な何らかの処理を施すためにはバックアメモ
リの記憶内容を変更する必要があや、これがタイムリー
なデータ表示を妨ける一因となっていた。
DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a graphic display control method for a raster scan type display device. Advances in processing technology have made it possible to process complex tasks or to convey complex and advanced information to humans through imaging, and also to display rounded figures to effectively communicate the results of such processing to humans. Although complex auxiliary display functions are used in the equipment, image processing is usually performed interactively, and in such cases it is especially difficult to display processing results in a timely manner. 0 (C) Prior art Tasters/Yang type display devices use a buffer memory (usually referred to as a seven-dimensional memory) that stores display data for each pixel that makes up the display screen. Normally, the contents of this backup are sequentially accessed and stored in the 0 displayed on the display, that is, the data displayed on the display and the data stored in the backup. The data are completely consistent. In order to perform some kind of temporary processing on some data on the display tiim, such as this rounding blinking or pickup, it is necessary to change the storage contents of the backup memory, which may prevent timely data display. This was a contributing factor.

(D)  発明の目的 本発明の目的はバッファメモリの記憶内、専管変更する
ことなく、ブリンキングあるいはピックアップ郷、表示
画面上の一部のデータに対する一時的な処理の表示を高
速におこない得る図形表示制御方式を得ることKある。
(D) Object of the Invention The object of the present invention is to develop a graphic that can quickly display blinking, pickup, and temporary processing of some data on the display screen without changing the memory of the buffer memory. There is a need to obtain a display control method.

(K)  発明の′II!#成 本発明の図形表示制御方式は、異示部と、前記表示部の
表示面に対応して設けられ表示データを記憶する複数の
バッファメモリと、前記複数のバッファメモリに記憶さ
れる表示データに演算処理を施す演算部と□−え、複数
。24,7ア、□え記憶される表示データを画素に対応
して順次取出し相互に演算処理を施して得られたデータ
を表示するようにし九ものであり、複数のバッファメモ
リの一つt従来のりフレッシュメモリに準するメモリと
して利用し、他を一時的な表示他層内容を記憶するメモ
リとすることによって、表示lkI面上の一部のデータ
に対して一時的な何らかの処理を施すとき、リフレッシ
2メ413に準するメモリの記憶内容を変更せず、他の
メモリの記憶内容を変更するようにしたものである〇 (F)  発明の実施例 次に@面に示す実施例によって本発明の要旨の具体的な
説明をおこなう。
(K) Invention'II! The graphic display control method of the present invention includes: a different display section, a plurality of buffer memories provided corresponding to the display surface of the display section and storing display data, and display data stored in the plurality of buffer memories. There are multiple calculation units that perform calculation processing. 24,7a, □This is one of the plurality of buffer memories, in which the stored display data is taken out sequentially corresponding to the pixels, and the data obtained by performing arithmetic processing on each other is displayed. When performing some kind of temporary processing on some data on the display screen by using it as a memory similar to glue fresh memory and using the other memory as a memory to temporarily store the contents of other display layers, 〇(F) Embodiments of the Invention The following embodiments of the present invention are shown in the @ side. I will give a concrete explanation of the gist.

第1図は本発明第10実施例の概念図を示す。FIG. 1 shows a conceptual diagram of a tenth embodiment of the present invention.

図において1は中央熟思1it(CPU)とのインタフ
ェース回路、2はCPU0制御命令を解釈し装置の制御
をおこなう制御回路、3竺制御回路2の制御信号に応じ
て後記バッファメモリを操作し表示データの書込みある
いは読取9等をおこなう表示制御部、4は制御回路20
制御信号に応じて後記演算部に行わせる演算ovti類
管指電管指定ペレージ盲ンレジスタ、6と6祉後記CR
Tの表示面を構成する全画素に対応して設けられ表示デ
ータを記憶する菖lのバッファメモリと#!2のバッフ
ァメモリ、7はj141のバッファメモリ5の記憶デー
タと@2のバッファメモリ6の記憶データに対しオペレ
ージ、ンレジスタ4が指定し九演算をおこなう演算部、
8は並直変換回路、9は表示部として用いるCRTであ
る。
In the figure, 1 is an interface circuit with the central CPU (CPU), 2 is a control circuit that interprets CPU0 control commands and controls the device, and 3 is a control circuit that operates the buffer memory (described later) according to control signals from control circuit 2 to display display data. 4 is a control circuit 20 which performs writing or reading 9, etc.
Calculation to be performed by the calculation section described below in response to a control signal OVTI class pipe designation page blind register, 6 and 6 CR
The buffer memory of the irises, which is provided corresponding to all the pixels constituting the display surface of the T and stores display data, and the #! 2 is a buffer memory; 7 is an arithmetic unit that performs nine operations specified by the register 4;
8 is a parallel-to-serial conversion circuit, and 9 is a CRT used as a display section.

以上のような構成において、第1のバッファメモリ5を
従来例におけるリーフレッジ為メモリに準じて用い、こ
れには基本となる表示データを記憶し、第2のノミラフ
アメモリ6には第1のバッファメモリ5に記憶される基
本となる表示データに対して施すブリンキング・リバー
ス・ピックアップ・重畳等の一時的な表yxM理に対応
するデータを記憶する。また、芽ペレーシ讐ンレジスタ
4には論理和(OR)・論理積(AND)・排他的論急
和(EOR)・非演算(NOP)等のオペレージ田ンコ
ードを記憶等る0 次に本実施例による各種の表示処理例について胱明する
In the above configuration, the first buffer memory 5 is used in the same manner as the leaflet memory in the conventional example, and stores basic display data, and the second buffer memory 6 stores the first buffer memory 5. It stores data corresponding to temporary display processes such as blinking, reverse pickup, superimposition, etc. applied to the basic display data stored in the memory. In addition, the operation register 4 stores operation codes such as logical sum (OR), logical product (AND), exclusive sum of disjunctions (EOR), and non-operational (NOP). We will explain various display processing examples by.

演’II−iJ 7 K M理和演算をおこなわせ第1
のノくラフアメモリ5の記憶データと第2のバッファメ
モリ6の記憶データの論理和’kcRT9に表示するこ
とによってオーバーレイ表示・マ□−力表示・図形移動
等をおこなう゛ことができる。
Performance'II-iJ 7 K Perform the M sum operation and the first
By displaying the logical sum 'kcRT9 of the data stored in the second buffer memory 5 and the data stored in the second buffer memory 6, overlay display, power display, figure movement, etc. can be performed.

演算部7KMjl積演算をおこなわせ第1のバッフアメ
そり5の記憶データと第2のバッファメモリ6の記憶デ
ータの論理積tCRT9に表示することKよって第1の
バッファメモリ5の記憶データの一部を抽出表示する仁
とができる。この場合抽出表示データを第2のバッファ
メモリ6に記憶させておけばよい。
The arithmetic unit 7KMjl performs a product operation and displays the logical product of the data stored in the first buffer memory 5 and the data stored in the second buffer memory 6 on the CRT9. It can be extracted and displayed. In this case, the extracted display data may be stored in the second buffer memory 6.

演算部7に′排他的論履和演算をおこなわせ第1tD/
<ラフアメモリ5の記憶データと第2のバッファメモリ
6の記憶データの一他的論理和をCRT9に表示するこ
とによって第1゛のバッファメモリ5の記憶データの一
部會抽出・削除・ブリンクあるいはリバースして表示す
ることができ゛る。
The arithmetic unit 7 performs the exclusive OR operation and the first tD/
<Extracting, deleting, blinking, or reversing part of the data stored in the first buffer memory 5 by displaying the monomorphic OR of the data stored in the rough memory 5 and the data stored in the second buffer memory 6 on the CRT 9 It can be displayed as follows.

また、演算部7に演算をおこなわせないようにすること
Kよって第1のバッフアメ峰り5の記憶データをそのま
\CRT9に表示することができる0 j142図は上記6穐の図形茨示例を示し、(a)h*
理和によるオーバーレイ表示例、(b)は論理積による
図形抽出表示例、(C)は論!!積による領域抽出表示
例、(d)は排他的論理和による図形の削除あるいはブ
リンク例、(・)は排他的論理和によるリバース表示例
、(f)は非演算の例を示す。
Furthermore, by disabling the calculation section 7 from performing calculations, the data stored in the first buffer 5 can be displayed on the CRT 9 as is. (a) h*
An example of overlay display using logic and sum, (b) an example of figure extraction and display using logical product, and (c) logic! ! (d) shows an example of deletion or blinking of figures by exclusive OR, (.) shows an example of reverse display by exclusive OR, and (f) shows an example of non-operation.

第3図は本発明第2の実施例の概念図を示す〇し1にお
いて5′は第1図に示した第1の実施例における第1の
バッファメモリ5を赤(R)・緑(G)・青(B)のマ
ルチプレーン偽造とすることにょシ3色表示を可能とし
たものであシ、その他の符号社第1図において説明した
ものと同じである。またオペレージ冒ンレジスタ4は演
算部7におこなわせる演算の種類を指定するほか、演算
の対象とする色プレーンの指定をおこなう。このような
構造とすることによって、前記第1の実施例における各
種の表示処理のはか、表示色の選択および背景色の選択
轡の処理も可能となる。なお、謁2の実施例において第
1のバッファメモリ5′がマルチプレーン構造であって
も給2のバッファメモリ6全マルチプレーン構造とする
必振はない。
FIG. 3 shows a conceptual diagram of the second embodiment of the present invention. ), blue (B) multi-plane forgery, and three-color display is possible, and is the same as that explained in Fig. 1 of the other code companies. The operation register 4 not only specifies the type of operation to be performed by the calculation section 7, but also specifies the color plane to be subjected to the operation. By adopting such a structure, it becomes possible to carry out various display processes, display color selection, and background color selection in the first embodiment. In addition, even if the first buffer memory 5' has a multi-plane structure in the second embodiment, there is no guarantee that all the second buffer memories 6 have a multi-plane structure.

(G)  究明の効果 以上、実施例によって説明したように本発明に前記の基
本となる表示データに対して施すブリンキング・リバー
ス・ピックアップ・重畳等の一時をおこなうことができ
る0このため前記各種の表示処理に畳すゐ時間が短縮さ
れ、したがって処理舶来をタイムリーに表示することが
できる。
(G) Effects of the Investigation As explained in the embodiments, the present invention allows temporary effects such as blinking, reverse pickup, superimposition, etc. to be applied to the basic display data described above. The time required for display processing is shortened, and therefore processing results can be displayed in a timely manner.

を九前記各種Oji!示麩理において基本となる表示デ
ータを破壊するおそれもなくなる。
A variety of Ojii! There is no fear of destroying the basic display data in the demonstration.

【図面の簡単な説明】[Brief explanation of the drawing]

第1−紘本尭明菖1の実施例の概念図、第2図は第1の
実施例による各種の図形表示処理例、第3図は本発明1
1!2の実施例の概念図を示す。 図において、IJ:@1のバッファメモリ、6は142
のバッファメモリ、7は演算部、9は六示部である。
1st - Conceptual diagram of the embodiment of Takaaki Hiromoto Iris 1, Fig. 2 is an example of various graphic display processing according to the first embodiment, and Fig. 3 is a conceptual diagram of the embodiment of the present invention 1.
A conceptual diagram of Examples 1 and 2 is shown. In the figure, IJ: @1 buffer memory, 6 is 142
7 is an arithmetic unit, and 9 is a hexadecimal unit.

Claims (1)

【特許請求の範囲】[Claims] 敷示部と、前記表示部の表示面に対応して設けられ表示
データを記憶する複数のバッファメモリと、前記複数の
バッファメモリに記憶される表示データに演算処理を−
す演算、部とを備え、複数のバッファメモリに記憶率れ
る表示データtS素に対応して順次取出し相互に演算処
理を施して得られたデータを表示することt特徴とする
図形表示制御方式。
a display section, a plurality of buffer memories provided corresponding to the display surface of the display section and storing display data, and arithmetic processing performed on the display data stored in the plurality of buffer memories.
1. A graphical display control method, comprising: an arithmetic operation unit; and displaying data obtained by sequentially fetching display data elements stored in a plurality of buffer memories and performing arithmetic processing on each other.
JP57023306A 1982-02-16 1982-02-16 Graphic display control system Pending JPS58140786A (en)

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JP57023306A JPS58140786A (en) 1982-02-16 1982-02-16 Graphic display control system

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JP57023306A JPS58140786A (en) 1982-02-16 1982-02-16 Graphic display control system

Publications (1)

Publication Number Publication Date
JPS58140786A true JPS58140786A (en) 1983-08-20

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ID=12106912

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JP57023306A Pending JPS58140786A (en) 1982-02-16 1982-02-16 Graphic display control system

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Cited By (1)

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Publication number Priority date Publication date Assignee Title
WO1986001062A1 (en) * 1984-07-23 1986-02-13 Fanuc Ltd Apparatus for correcting window data

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