JPS58137058A - テストパタ−ン自動生成方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、組合せ論理回路を診断するテストバター７を
発生させるテストパターン自動生成方法ンよび装置に関
するものである。

従来、組合せ論理回路を＃断するだめのテストパターン
の自動生成は、回路の詳細な解析、シミュレーシ冒ンに
よって行なわれてきた。この従来方法では、回路の完全
な記述を必要とし、多量のデータを必要とする。ｔた、
長時間、シミエレーシＷノを行なわなければならない。

したがって、テストシステム自体が大規模、高価になる
という欠点があった。

一方、テストハターン自動生成４１１能のない小皺テス
タでは、テストパターンの人手による作製に多くの時間
を要したり、しらみつぶし的テストを行なってテスト時
間がかかったりするという問題があった。また、逆にラ
ンダムなテストを行なって故障検出率を下げるなどの問
題があった。

本発明の目的は、上記した従来技術の欠点ｔなくシ、組
合せ論理回路に対して、小規模なテストシステムかつ短
時間でテストパターンを生成することができる安価で効
率の良い方法および装置全提供することに如る。

本発明の特徴は、ボード上に形成された組合せ論理回路
片成方法およびその装置において、テストパターンを生
成しようとするゲートと接続関係にある前段のゲートの
ゲート出力・ボード入カバターンを組合せて、該ゲート
のテストパターンを生成するようにした点に特徴がある
。

本発明の実施例を＃Ｒ＠する前に、本発明で使われる「
ボード入力信号パターン」の表わし方について、第１図
の回路を用いて説明する。系１図は組合せ論理回路の１
例を示し、Ｉ　ＦｉＮＡＮＤゲート、２．３はＡＮＤゲ
ート、４はインバータ、５はＯＲゲー）、６，７，８，
９．１０はそれぞれボード入力端子である。また、ボー
ド入力端子６〜１Ｇの令々に入力する１６１Ｂ−％ＩＩ
かの信号をｌｘ。

１電＋　’ｌ＋　１４１Ｐよび１．とする。

さて、ボード入力端子６〜１０に入力する信号’ＩＩ　
ｉｌｅ　ｊｌ＋　ｔ、＆よびｉ６の値の１つの組をボー
ド入力信号パターンと呼び、（ｌｅｔ　Ｉｔｓ　ｔ、、
　１４１　ＩＩ）で表わす。例えば、１１＝０　、　ｌ
、＝　ｌ　＊　ｉｍ＝　ｌｅ　１ａ＝＝　Ｑ　、　ｌ、
＝ｌのとき（０，１，１，０，１）と表わす。まえ、あ
るボード入力端子の値が０．１どちらでもよいときＸで
表わす仁ととする。例えば、上の例で１．．１・がどち
らでもよいとき、（０，Ｘ、１，０．Ｘ）と表わす。

つぎに１いくつかのボード入力端子をすべての場合につ
いて０　、ＩＫしたときのボード入力信号パターンの組
を諌轟する入力を−として表現することとする。例えば
、ｉ、＝　Ｏｅ　１ｇ＝　１　ｍ　ｌ、＝　１として、
ｔ、、　１４をすべての場合について０．１にしたとき
のボード入力信号パターンの岨 ＜ｏ　ｅ　ｔ　ｅ　ｏ　＊　ｏ　ｅ　＋　）　（ｏ　−
１ｓ　ｏ　−ｌｔ　ｉ　）　（０，１ｅ　ｉ　−０，１
）（０，１，１，１，１）を（ｏ、１．−、−、ｉ）と
表わす。

したがって、（Ｏｅ　Ｘ　、−、Ｘ　）は（０、Ｑ／１
．０゜０、Ｑ／１）（０，Ｑ／ｌ、０，１．Ｑ／１）（
ｏ、Ｑ／′１，１．ｏ、Ｑ／１）（０＊　Ｑ／１．　ｔ
、　１１　Ｑ／’１　）　の組を表わしていることにな
る。ただし、帖は０．１どちらでもよいことを表わすも
のとする。

つぎに、ｊＩ１図を用いて、本発明によるテストパター
ン生成方法の一実施例をａｆｔ明する。１１１図から明
らかなように、ＮＡＮＤゲート１の出力はボード入力端
子６，７に入力する信号１□、　ｉｌの値にのみ依存す
る。したがって、ＮＡＮＤゲート１のテストパターン（
１１ｔ　ｉｌｅ　１電＋　１４１１’ｌ）　ｔｉ。

（−、−、Ｘ、Ｘ、Ｘ）となる。

このテストパターン（＋、−、Ｘ、Ｘ、Ｘ）は（ｏ、ｏ
。

Ｘ、ＸＩＸ）（１，０，Ｘ、Ｘ、Ｘ）（１，１，Ｘ、Ｘ
、Ｘ）（０１ｉ　ｅ　Ｘ　ｅ　Ｘ　ｅ　Ｘ　）の組を表
わすのは上述の通シである。

今、この願、すなわち距離が１ずつ変化讐るように信号
（１１＋　１ｍｅ　ｔ、、　ｔ、、　’Ｉ）をボード入
力端子６〜１０に与えたとすると、ＮＡＮＤゲート１０
出力信号は１，１，０．１と変化する。

ここで、この出力信号の１回目の出力レベルの変化前後
のボード入力信号パターンをゲート出力・ボード入カバ
ターンと呼ぶと、（１ｔ　ｏ　ｓ　ｘ　ｅ　ｘ　＊　ｘ
　）と（１，１，Ｘ、Ｘ、Ｘ）の組、つまり（１，０，
Ｘ、Ｘ、Ｘ）がＮＡＮＤゲー）１のゲート出力・ボード
入カバターンとなる。

次に、ＡＮＤゲー）２に着目すると、このゲートのテス
トパターンは（Ｘ、Ｘ、　−、−、Ｘ）となる。このテ
ストパター／は（Ｘ、Ｘ、　０　、　Ｏ、Ｘ）　（Ｘ、
Ｘ、　１　。

０　、Ｘ）　（Ｘ、Ｘ、　ｌ　、　１　ｔＸ）　（Ｘ、
Ｘ、　０　、１　ｔＸ）であり、ＡＮＤゲート２の出力
信号は０，０，１．０と変化する。

したがって、この出力信号の１１ｇ１目の出力レベルの
変化はボード入力信号パターン（Ｘ　＝　Ｘ　ｅ　ｌ　
ｓ　ＯｐＸ）（Ｘ、Ｘ、ｔ、１．Ｘ）ｆ）前後’ｔ’起
；ｅル。コノタメ、ＡＮＤゲート２のゲート出力・ボー
ド入カバターンは（Ｘ、Ｘ、　１、−、Ｘ）となる。

ＪｌｌＩＡの回路では、ＡＮＤゲート３はＮ謄■ゲート
１とＡＮＤゲート２の出力を入力としているので、ＡＮ
Ｄゲート３のテストパターンは前記し九ＮＡＮＤゲート
ｌのゲート出力・ボード人力バター／（１，−、Ｘ、Ｘ
、Ｘ）とＡＮＤゲート２のゲート出力・ボード入カバタ
ーン（Ｘ、Ｘ、１．−９Ｘ）からつくることができる。

この二つのゲート出力・ボード入カバターンから新たな
テストパターンを作る際には、各ビットごとに第２図に
示す演算が行なわれる。同図に２いて、空白部分は起り
得ない組合せであり、未定義である。Ｉｓ２図から、例
えば、１とＸの演算は１、−とＸの演算は一１Ｘと１の
演算は１、ＸとＸの演算はＸで６ることが分る。

したがって、前記のＮＡＮＤゲート１とＡＮＤゲート２
のゲート出力・ボード入カバターンから作られるＡＮＤ
ゲート３のテストパターンは（Ｉｓ　−９１＋−９Ｘ）
となる。このテストパター７は（１＋０ｔｌｅＯｓＸ）
（１＋１，１＊０ｔＸ）（１＊１ｙｌ＊１ｙＸ）（１＋
０＋１　、１　、Ｘ）　　であり、これを順次ボード入
力端子６〜１０に入力すると１．ｖΦゲート３の出力は
０，０゜０．１と変化する。したがって、この出力信号
の１回目の出力レベルの変化はボード入力信号パターン
が（１，１，１，１，Ｘ）から（１ｔ０，１，１．Ｘ）
へ変化した前後に起り、ゲート出力・ボード入カバター
ンは（１，−，１，１，Ｘ）となる。

一方、インバータ４のテストパターンは（Ｘ、Ｘ。

Ｘ、Ｘ、−）　　であり、このインバータのゲート出力
・ボード入カバターンも（ｘ、ｘ、ｘ、ｘ、−）となる
。

以上の説明からすでに明らかなように、ＯＲゲート５の
テストパターンは、前記ＡＮＤゲート３のゲート出力・
ボード入カバターン（Ｉｓ　　＋１−１＋Ｘ）と、イン
バータ４のゲート出力・ボード入カバターフ（Ｘ、ＸＩ
ＸｔＸ＋−）から作られる。第２図の演算を適用すると
、ＯＲゲート５のテストパターンは（１，−ｔｌ、１？
−）となる。これを距離が１ずつ変化するボード入力信
号パターンとして展開すると、（１，０，１，１，０）
（１，１，１，１，０）（ｂｉｔｌ、１．１）（１，０
，１，１，１）の４通りになる。

このテストパターンを、順次ボード入力端子６〜１０に
入力すると、ＯＲゲートの出力唸、１．１゜０．１と変
化する。したがって、ＯＲゲート５のゲート出力・ボー
ド入カバターン＃′ｉ、（１，１，１，１，０）（１，
１，１，１，１）の組、つまり、（１，１，１，１゜−
）となる。

以上をまとめると、１３１表のようになる、第１表 １１１図に示されている組合せ論理回路のように、ＮＡ
ＮＤゲート１１にΦゲート２．３、インバータ４、およ
びＯＲゲート５がボード入力に対して独立である場合に
社、上記のように、検査すべきゲートのテストパターン
は骸ゲートの一つ前のゲートのゲート出力・ボード入カ
バターンを組合せることにより作ることができる。しか
し、第３図に示されている回路のように、ＯＲゲート５
０２つの入力がボード入力に関して独立できない場合（
入力端子９が非独立）、幻ノゲート３とインバータ４の
ゲート出力・ボード入カバターンを組合せて、ＯＲゲー
ト５のテストパターンを生成することはできない。これ
は、各ゲートのゲート出力・ボード入カバターンが他の
ゲートの接続状態を考慮せずに独立に生成されているた
めである。

このような場合、すなわち、検査すべきゲートの入力が
ボード入力に関して独立でない場合、本発明ではゲート
の各入力に関係するボード入力を、すべての場合につい
て、０．１にするテストバター７を生成する。例えば、
第３図におけるＯＲゲート５のテストパターンは（＋９
１１）となるＯ 次に、前記したテストパターン生成方法に使用する装置
の一実施例を第４図で説明する。図において、１１は距
離１ピツトメタ一ン発生回路、１２はボード、１３はビ
ット指定・０−１割当ｌ１ｉｉ躇、１４は変化ビット位
置ラッチ回路、１５は固定ビット位置ラッチ回路、１６
はＯ−１変化検出回路、１７はテストパターン発生部、
１８はグローブ制御部、１ｇはテストパターンデータ記
憶部、２０はゲート出力・ボード入カバターン記憶部、
２１はゲート入出力接続データ記憶部、２２はＩＣビン
位置データ記憶部、２３はグローブ、２４はテストパタ
ーン信号、２５はボード入力端子を示す。

距離１ビツトパターン発生回路１１は、検査したいゲー
トの入力が、すべての場合について、０゜１となるよう
にボード入力端子２５にビットパターンを与える回路で
ある。すなわち、ボード入力端子２５のいくつかの特定
のビットをあるビットパターンに固定し、他の残りのピ
ッ）ヲ０　、１１”すべての場合について出力する回路
である。この際、本回路は、−次発生して行くビットパ
ターンの変化するビットが常に１つずつであるようなビ
ットパターン、つまり、距離が１ずつ変化するビットパ
ターンを発生する。

本回路１１の一具体例を出力１６ビツトの場合を例にと
って纂５１に示す。纂５図において、３０は１６ビツト
同期カウンタ、３１はプライオリティエンコーダ、３２
は４　ｔｏｌ　６１１ｎ・デコーダ、３３は１６ビツト
Ｊ−に７リツプフロクプ、３４は変化ビット位置データ
、３５はカラ／タフロック、３６は変化ビットデータ、
３７は固定ビットパターンデータ、３８社ボード入カバ
ターン、３９ａパターン出力クロツクである。

つぎにこの回路の動作を説明する。

変化ピット位置データ３４は変化させたいビット位置が
０とされ、その他が１とされたビットパターンであや、
第４図のビット指定０−１＠当回路１３より与えられる
。一方、固定ビットパターンデータ３７社変化させない
ビットのパターンで、中はヤ、ビット指定０−１割当回
路１３よシ与見られる。この固定ビットパターンデータ
３７は、初期設定段階でＪ−に７リツプフロツプ３３の
各ビットに蓄積される。

変化ピット位置データ３４は１６ビツト同期カウンタ３
０の各ビットのプリセット端子に常時入力されている。

これによって、変化させたいビットのみがバイナリカウ
ンタとして動作し、その他のビット出力は常に１となる
。この出力はプライオリティエンコーダ３１に入力され
る。グライオ′リテイエンコーダ３１では、端子Ｅ０か
らＥｌ＠方向に探して始めて０となるビットのビット位
置が２道数でＩＩＩ現され、該２進数は４　ｔｅｌ　６
１ｉｎ・デコーダ３２に出力される。この信号は、４　
ｔｏｌ　６１ｘｎｅデコーダ３２によってそのビット位
置のみが１で他のビットが００ビツトパターンとなる。

このピッドパターンは１６ビツトＪ・に７リツグフロツ
プ３３のＪ・に端子に入力され、１の入力されたビット
のみがパターン出力クロックが入力された時点でＯ−１
反転する。

このようにして、いくつかの特定ビットをあるバター／
に固定したまま、他のビットが１ビツトずつ変化するビ
ットパターンを発生させることができる。また彼達する
ように、変化したビットは変化ビットデータ３６として
変化ビット位置ランチ１４に出力される。

上記し九距１１１ピッ゛ドパターン発生回路１１によっ
てボード入力端子２５に与えるビットノ（ターンが変化
させられ、被検査ゲートの入力がすべての場合について
０，１にされると、ボード１２上に形成された被検査ゲ
ートの出力に、距ｌ１１１１１ビットパターン発生回絡
１１が、おるピットノ（ターンから次のビットパターン
に変化した時、０から１１または１から０に変化する。

プローブ２３は普検査ゲート出力のこのような変化を観
測するためのものである。

グローブ２３は、各検査ゲートの出力ピンのボード１２
上にンけるＸ７座標を格納したＩＣピン位置データ２２
をもとに、グローブ制御部１Ｂによって、位置ｉ制御さ
れる。この制御によってプローブ２３４被検査ゲートの
リードピンに接触し、被検査ゲートの出力信号を検出す
る。検出された被検査ゲートの出力信号は０−１変化検
出回１１ｉ１１６に導かれる。

この０−１変化検出回路１６は、信号の０−１の変化を
検出しパルスを発生する回路であり、具体的には、纂６
＠に示す回路である０ 、第６図にシいて、１６ａは遅延回路、１６ｂは耕種的
論理和ゲートであり、プローブ２３より入ってくる信号
に変化がありた時％Ｏｌから％１１に変化するパルスを
出力する。

前に述べたように、ボード１２への入力ビットパターン
は、距ｌ１ｌｉ１１ビットパター／発生回路ｔｉによっ
て１ビツトずつ変化しているから、０−１変化検出回１
４１６がパルスを発生した前後のボードの人力ビットパ
ターンはやはり１ピクトのみが異なるだけである。変化
ピット位置ラッチ１４は、この値の異なったビットの位
置を、固定ビットパターンラッチ１５は、その他のビッ
トのビットパターンをそれぞれ０−１変化検出回′Ｎｒ
１６の出力パルスによってラッチする。

以上に述べた装置によって、ボード上のあるゲートの出
力ｔ−０、１にするボード入力端子におけるビットパタ
ーン（本発明の原理に述べたゲート出力・ボード入カバ
ターンに相当する）を得ることができる。すなわち、固
だビットパターンラッチ１５にラッチされたビットパタ
ーンをボード入力端子２５に与え、変化ビット位置ラッ
チ１４にラッチされたビット位置（１ビツトのみ）のボ
ード入力端子２５のみを０，１とすれば、着目したゲー
トの出力は０．１または１．０と変化する。

これらのデータはテストパターン発生部１７を通して、
例えば補助記憶媒体からなるゲート出力・ボード入カバ
ターン記憶部２０にゲート出力・ボード入カバターンと
して保存される。

テストパターン発生部１７はマイクロプロセッサ等で制
御される装置である。この装置はゲート出力・ボード入
カバターン記憶部２０に記憶されたゲート出力・ボード
入カバターンより、本発明の第１実施例であるテストパ
ターン発生方法の所で述べた樺な方法で、着目したゲー
トのテストパターンを生成する。すなわち、ゲート入出
力接続データ記憶部２１中に格納されているゲート入出
力接続データを調べて、着目したゲートの１つの入力か
ら、１つのボード入力端子に対して２つ以上の経路があ
るかどうか調べる。この結果、もしなかったら、すでに
ゲート出力・ボード人カバターフ記憶ｓ２０に記憶され
ている着目したゲートの入力となるすべてのゲート出力
のゲート出力・ゲート入カバターンを組合せ、テストパ
ターンデータとして例えば補助記憶媒体からなるテスト
パターンデータ記憶ｓ１９に保存する。もし２つ以上の
経路があつ九場合は、着目したゲートの入力と接続関係
にあるすべてのボード入力端子を０゜１とするパターン
をテストパターンデータとしてテストパターンデータ記
憶ｓ１９に保存する。このようにして、着目したゲート
の入力をすべての場合について、０．１とするボード入
力でのビットパターンすなわち、テストパターンを得る
ことができる。

前に、距離１ピツトパタ一ン発生回路１１には、変化さ
せたいビット位置が０でその他が１とされたビットパタ
ーンが供給されると述べた。このビットパターンは具体
的には、今述べたテストパターンデータ１．１がそのま
ま用いられる。すなわち、テストパターンデータ　、は
テストパターン発生部１７を通して、ビット指定０−１
割当回路１３に送られ、さらに距離１ビツトパターン発
生回路１１に送られる。テストパターンデータ嘆　をそ
のまま用いることのできる理由鉱、着目したゲートのテ
ストパターンがゲートの入力をすべての場合について０
．１とするパターンだからである。

以上述べたテストパターンの生成法を７０−チャートに
示すと１１１７１１！ＩＩのようになる。フローチャー
トに示したように、テストパターンの生成は、ボード入
力端子に接続が近いゲートから、職に行ない、テストパ
ターンの生成と、ゲート出力・ボード入カバターンを各
ゲートに関してそれぞれ生成、保存しながら、ボード上
のすべてのゲートのテストパターくを生成する。

次にｊｌＩ１図に示した組合せ論Ｊｌ１ｇｌ路を用いて
、本装置の具体的な動作をｖｌｆ！４する。本装置の使
い方としては、最初にボード１２として嵐品ボードが用
いられるので、−例として、嵐品ボード上のＯＲゲート
５のテストパターンを形成する場合に−ト入力とボード
入力端子の接続状ｊ！１ｔ−調べる。

ＯＲゲート５の入力はＡＮＤゲート３、インバータ４の
出力と接続されておＪ）、ＡＮＤゲート３、インバータ
４の人力は、ボード入力端子６，７，８゜９および１０
とそれぞれ接続されている。したがって、ＯＲゲート５
０２つの入力は、同一のボード入力端子と接続関係にな
く、本Ａ１１０Ｉ１１実施例の所で述べたように、にΦ
ゲート３、インバータ４のゲート出力・ぎ−ド入カバタ
ーン　　を組合せてテストパターンを生成することがで
きる。

すなわち、謄ノゲート３、インバータ４のゲート出力場
ボード入カバターン（１、−、ｌ　、　１　、Ｘ）およ
び（Ｘ、Ｘ、Ｘ、Ｘ、−）をゲート出力・ボード入カバ
ターン記憶部２０よシ取ｐ出し、テストパターン発生部
１７で組合せて（１，−−ｔ　＊　ｌ　＊　　）なるテ
ストパターンを生成する。具体的には例えばゲート出力
・ボード入カバターンを−を０１．１　’ｉ　１１゜０
をＯＯ，Ｘを１０というふうにコーディングしゲー１１ ト出力中ボード入カバターン記憶部２０に記憶してお１
、第２ｗＡに示す演算をテストパターン発生部１７で行
なうことによってテストパターンが生成される。このテ
ストパターンは上記と同様のコーディング法を用いて、
（１、＋、　ｌ　、　１、−）は（１１，０１，１１，
１１，０１）なる２道符号でテストパターンデータとし
てテストパターンデータ記憶部１９に保存される。

次に、このテストパターンを用いて、ＯＲゲー上５のゲ
ート出力・ボード入カバターン２０が生成される。すな
わち、ビット指定・０−１　ｍ当回路１３が、ボード入
力端子１１＋　ｔｓｌ　１４を１に固定し、ボード入力
端子１ｔ＋　ｔｓが０．ｌすべての場合に関して振れる
ように、距離１ビツトパターン発生回路１１に初期設定
する。距離１ビツトパターン発生回絡１１は、この設定
により、ボード入力端子ｉ、、　ｉ鵞＊　ｔ、、　ｔ、
、’ｉ、に対して（１，０，１，１１０）（１，１，１
，１，０）（ｌｔｌ、１，１．１）（１，０，１，１゜
１）の順でビットパターンの系列を発生する。その艶、
グローブ２３は、グローブ制御ｓ１８およびＩＣビン位
置データ記憶部２２に記憶されたＩＣビン位置データに
よってＯＲゲート５の出力ビンに接触し、ＯＲゲート５
の出力をＩＩＩ側している。ボード入カバターンにした
がって観測されるＯＲゲート５の出力は、本発明の詳細
な説明したように、１，１，０．１と変化する。したが
って、０−１変化検出回路１６はボード入力端子に（１
，１゜１．１．１）が入力された瞬間に０−１の変化を
愼出し、変化ビット位置ラッチ１４および固定ビットパ
ターンラッチ１５にパルスを送る。

この時、変化したビットはｉ６であるがら変化ビット位
置ラッチ回路１４は（０，０，０，０，ｌ）な、６デー
タをラッチする。また、固定ビットパターンラッチ回路
１５は（１ｅ　１ｅ　１ｍ　ｌ　＃　０　）　ｔたは（
１，１゜１．１．１）　　なるデータをラッチする。

テストパターン発生部１７は、これを組合せた表現（１
＊１＋１＋１＋　　）を生成する。つまり、変化ビット
位置ｉ１、固定ビットパターンｉｔ＝　ｔｔ＝　５Ｂ＝
１、＝１なるゲート出力・ボード入カバターンである。

さらに、これに先に述べた−を０１．１を１１゜０をＯ
Ｏ，ＸをｌＯというコーディングを施し、（１１，１１
，１１，１１，０１）という符号としてゲート　　ゝ出
力・ボード入カバターン記憶部２０に保存する。

上記の説９１に訃いては、第１図のＯＲゲート５に着目
して、腋ゲート５のテストパターン生ａｔ説明したが、
第１図の各ゲート１，２，３．４等の入力端子に近い方
から上記と同様にしてテストパターンを形成すると、前
記した＃１１１！のようなテス）パターンが各ゲートに
対して得られる。

−したがって、ゲート出力・ボード入カバターン記憶部
２０１ｃは前記した第１表のゲート出力・ボード入カバ
ターンがコーディングされて記憶され、テストパターン
データ記憶部１９には第１１！のテストパターンが記憶
される。

このような良品ボードに対するデータを補助記憶装置に
記憶させた状態で、ボード１２を良品ボードから砿検査
ボードに替えて、被検査ボードのテストを行なう。

この被検査ボードのテストを前記と同様に、第１図のＯ
Ｒゲート５を例にして説明する。

まず、テストパターンデータ記憶１１１９より、ＯＲゲ
ート５のテストパターンデータを符号化し九もの（１１
，０１，１１，１１，０１）を取り出す。この符号は先
に述べたコーディング法によると（１，−。

１．１．−）を表す。さらにこれは本発明の先に述べ九
規約により（１，０，１，１，０）（１，１，１，１，
０）（１，１，１，１，１）（１，０，１，１，１）な
るピットパターンの組をあられす。テストパ・ターンデ
ータ記憶部１９より読み出された前記ＯＲゲート５のテ
ス）パターンはビット指定・０−１割当回路１３、距Ｍ
ｌビットパターン発生回路１１で前記・のように処理さ
れる。そして、テストパターン（１，０゜１．１．０）
（１，１，１，１，０）（１，１，１，１，１）および
（１，０，ｌ、１．１）はこの順序でボード入力端子２
５に入力される。４Ｉ検査ボード１２上に形成された組
合せ論理回路のＯＲゲート５の出力調子にはプローブ２
３が接続されているので、上記のテストパターンがボー
ド入力端子２５に入力した時、プローブ２３かも１．１
，０．１の出力が得られれば、仁のｏＲｌ−）５または
これに接続されているゲートが良品であることがわかる
。逆に、グローブ２３から１．１，０．１の出力が得ら
れなけれは、このＯＲゲー）ｓｔｕｄこれに接続されて
いるゲートが不良品であることがわかる。

本実施例は、上記の説明から明らかなように、ゲート入
出力接続データとＩＣビン位置データのみが与えられれ
ば、回路の論理シミュレーションなしに効率良くテスト
パターンを生成することができる。

以上の実施例の説明においては、組合せ論理回路を形成
する１個１Ｉｌｉのゲートから出力信号が取り出せる例
で説明したが、本発明はこれに限定されない。例えば、
ＩＣ等においてはＩＣ回路を構成するＩＣ内部の各ゲー
トから出力を取り出せない場合があるが、このようなも
のについて杜、ＩＣ回路全体を一つのゲートと見て本発
明を適用することができる。

以上のように、本発明によれば、下記のような樵々のす
ぐれた効果を得ることができる。

（１）従来は人手によって回路のテストパターンを生成
しなければならなかったが、本発明では人手　　（によ
らずテストパターンが生成できるので、熟練し九作業を
必要とせず、またテストパターンの生成が早く正確であ
る。

（２）テストパターンをしらみつぶし的に発生する方式
では、例えば１６ビツトアドレスのデコードに使用され
ている２人カゲートに対して６５５３６通りのテストパ
ターンを発生していた。これに対して、本発明の方式で
は、最小４通りのテストパターンを発生すれば良く、こ
の場合のテスト実行時間は１／１６３８４となる。した
がって、大幅な実行時間の短縮が可能になる。

（３）ランダムなテストパターンを発生する装置では、
被テストゲートが、その全入力を全ての場合について０
．１にするテストパターンでテストされたか否かが故障
検出率を決定する大きな要因となる。本発明によって生
成されるテストパターンはゲートの全入力を全ての場合
について０゜ｌにするので、故障検出率はほぼ１００Ｎ
である。

【図面の簡単な説明】

Ｍ１図はゲート各入力がメート入力端子に関して独立な
論ｆｆｉ回路の一例を示す回路図、ｗ４ｚ図Ｌゲート出
力・ボード入カバターンから新たなテストパターンを作
る際に用いられる演算図表、第３図線独立でない論理回
路の一例を示す回路図、第４図は本発明の一実施例のブ
ロック図、纂５１１ｍは第４図中の距１Ｉ１１ビットパ
ターン発生回婚の一具体例を示すブロック図、第６図は
第４図中００−１変化検出回路の一具体例を示す回路図
、＠７図は本発明によるテストパターンの生成法を示す
フローチャートでおる。

Claims (1)

1. 【特許請求の範囲】 成しようとしているゲートと接続関係にある前段のゲー
   トのゲート出力・ボード入カバターンを組（２）故障の
   ないボードの入力端子にテストパターンを距離が１ずつ
   変化するように印加し、ゲート出力を０−１（又は１−
   ０）に変化させる前後のテストパターンをもって前記ゲ
   ート出力・ボード入カバターンとすることを特徴とする
   特許の範■ｌ項記載のテストパター鼻！成方法。 ・　（３）ボード上に形成された組合せ論ｍ回路のゲー
   ト入出力接続データ記憶部、線繊合せｆｄＩｌ１回路の
   ビン位置記憶部、ゲート出力・ボード入力記憶部、皺ゲ
   ーを出力・ボード入力記憶部に紀憶一されたデータを組
   合せてテストパターンを生成するグストバターン発生部
   、咳テストパター／ｙ＠生部によって生成されたテスト
   パターンを記憶するテストパターンデータ記憶部、該テ
   ストパターンに基づいて変化させるビット位置と変化さ
   せないビット位置を指定するピットバナーンｔ−発生す
   るビット指定・０−１割当回路、咳ビット指足・Ｏ−１
   割当回路の出力に基づいて前記変化させるビット位置が
   全ての場合について０．１となるようなビットパターン
   を距離が１ずつ変化するように前記組合せ一塩回路のボ
   ード入力端子に出力する距離ｌビットパターン発生回路
   、前記ビン位置記憶部から出力されたピン位置データに
   より制御されるグローブ、皺プローブから得られた情報
   の０−１（又は１−０）変化点を検出する０−１変化検
   出回路、および骸０−１変化検出回路からの出力信号に
   よって前記Ｏ−１（又は１−Ｏ）変化点Ｖｃをける前記
   テストパターンをラッチし、該ラッチしたテストパター
   ンをゲート出力・ボード入カバターンとして前記テスト
   パターン発生部に送出する変化ピット位置ラッチ回路と
   固定ビットパターンラッチ回路を具備したことを脣倣と
   するテストパターン自動生成装置。