JPS58131749A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58131749A JPS58131749A JP1324982A JP1324982A JPS58131749A JP S58131749 A JPS58131749 A JP S58131749A JP 1324982 A JP1324982 A JP 1324982A JP 1324982 A JP1324982 A JP 1324982A JP S58131749 A JPS58131749 A JP S58131749A
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- Japan
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- single crystal
- isolation
- withstand voltage
- crystal island
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特に、誘電体絶縁
分離基板内に形成された島内に、さらにｐｔｔ接合分離
構造を有する半導体集積回路装置に関する。
分離基板内に形成された島内に、さらにｐｔｔ接合分離
構造を有する半導体集積回路装置に関する。
誘電体絶縁分離基板を使った半導体集積回路装置は高耐
圧、大電流の半導体集積回路の要望に応えるものである
。
圧、大電流の半導体集積回路の要望に応えるものである
。
一般的に行われている誘電体絶縁分離（Ｄｉｅｌｅｃｔ
ｒｉｃＩｓｏｌａｔｉｏｎ ； ＤＩと略す）基板の製
造方法を第１図（１）〜（ｄ）に従って説明する。
ｒｉｃＩｓｏｌａｔｉｏｎ ； ＤＩと略す）基板の製
造方法を第１図（１）〜（ｄ）に従って説明する。
先ず、ｌｓ１図（畠）に示すシリコン単結晶ウエノ・１
の片側の面に、異方性エツチング法によって、第１図（
ｂ）のごとく分離溝２を形成した後、全面にｎ＋高ＩＩ
！度層３を拡散形成する。その上に、誘電体絶縁分離用
の二酸化シリコン＠４を被着させる。
の片側の面に、異方性エツチング法によって、第１図（
ｂ）のごとく分離溝２を形成した後、全面にｎ＋高ＩＩ
！度層３を拡散形成する。その上に、誘電体絶縁分離用
の二酸化シリコン＠４を被着させる。
次いで、この二酸化シリコン績４上に、シリコン塩化物
等の気相反応によって、支持体となるシリコン多結晶層
５を形成する。次に、単結晶層側を、第１図（ｃ）のα
−αで示した位［ｔで研摩する。
等の気相反応によって、支持体となるシリコン多結晶層
５を形成する。次に、単結晶層側を、第１図（ｃ）のα
−αで示した位［ｔで研摩する。
以上の工程により、第１図（ｄ）に示すように、互いに
二酸化シリコン膜４で分離された単結晶島領域６を有す
る誘電体絶縁分離基板７が得られる。
二酸化シリコン膜４で分離された単結晶島領域６を有す
る誘電体絶縁分離基板７が得られる。
然る後、公知の選択拡散法により、単結晶島内に所望の
不純物を拡散し、素子保農用絶＃＆膜、ＡＩ配線、ダイ
シング叫の工程を経て半導体集積回路基体が形成される
。
不純物を拡散し、素子保農用絶＃＆膜、ＡＩ配線、ダイ
シング叫の工程を経て半導体集積回路基体が形成される
。
第２図は、一般的な高耐圧スイッチング回路装置の概略
を示す。主スィッチ素子であるサイリスタ８は数１００
Ｖの耐圧を必要とする。一方、前記サイリスタ８を動作
させるための駆動回路部９や採機回路部１０は、十数Ｖ
〜数Ｖ程度の低耐圧素子がそのほとんどを占める。
を示す。主スィッチ素子であるサイリスタ８は数１００
Ｖの耐圧を必要とする。一方、前記サイリスタ８を動作
させるための駆動回路部９や採機回路部１０は、十数Ｖ
〜数Ｖ程度の低耐圧素子がそのほとんどを占める。
第３図は、このような高耐圧スイッチング回路装置の上
面図であシ、第４図は、その断面構造の一部を拡大して
示したものである。これらの図において、第１図と同一
の符号は同一または同郷部分をあられす。
面図であシ、第４図は、その断面構造の一部を拡大して
示したものである。これらの図において、第１図と同一
の符号は同一または同郷部分をあられす。
サイリスタ８を形成するべき単結晶島６１は、高耐圧な
必要とする一一方、ｐｎｐトランジスタやダイオード等
の、駆動回路部９を構成する低耐圧素子は、高耐圧を必
要とはしないが、別々の独立の単結晶島６２ 、６３に
形成されている。
必要とする一一方、ｐｎｐトランジスタやダイオード等
の、駆動回路部９を構成する低耐圧素子は、高耐圧を必
要とはしないが、別々の独立の単結晶島６２ 、６３に
形成されている。
このように１従来は、高耐圧素子であっても低耐圧素子
であって本、１つの単結晶島内には必ず１つの素子を形
成する構造をとっていた。
であって本、１つの単結晶島内には必ず１つの素子を形
成する構造をとっていた。
この理由は、例えば１つの単結晶島内に複数の素子を形
成したとすると、ある１つの素子に電圧を印加した時、
その電圧で空乏層が拡がり、隣接する素子にも影響を及
ぼす−いわゆる寄生トランジスタ効果が作用し、所望の
回路特性が得られなくなるからである。
成したとすると、ある１つの素子に電圧を印加した時、
その電圧で空乏層が拡がり、隣接する素子にも影響を及
ぼす−いわゆる寄生トランジスタ効果が作用し、所望の
回路特性が得られなくなるからである。
しかし、前述したように、島を形成する単結晶層に必要
とされる厚さは、素子に印加される電圧に応じて拡がる
空乏層幅によって決まるので、十数Ｖの低耐圧素子を形
成すべき単結晶層の厚さは、高耐圧素子形成用の単結晶
層に比較して数分の１１ｉｉ度でよい。
とされる厚さは、素子に印加される電圧に応じて拡がる
空乏層幅によって決まるので、十数Ｖの低耐圧素子を形
成すべき単結晶層の厚さは、高耐圧素子形成用の単結晶
層に比較して数分の１１ｉｉ度でよい。
この点に着目すると、単結晶層の厚さを部分的に変え九
誘電体分離基板が考えられるが、この構造は同一出願人
によって出願されている特願昭５５−１０５０１９号の
明細書に開示されているように、そのシ法が極めて複雑
である。
誘電体分離基板が考えられるが、この構造は同一出願人
によって出願されている特願昭５５−１０５０１９号の
明細書に開示されているように、そのシ法が極めて複雑
である。
一方、十数Ｖの耐圧の素子間の電気的分離方法としては
、一般的にｐｎ接合分離方式がある。ｐｎ接合方式の場
合、誘電体絶縁分離方式に比較して分離のための寸法が
小さくてすむという利点がある。
、一般的にｐｎ接合分離方式がある。ｐｎ接合方式の場
合、誘電体絶縁分離方式に比較して分離のための寸法が
小さくてすむという利点がある。
従って、本発明の目的は、従来の誘電体絶縁分離基板の
製作工程を変えることなく、集積度の向上を計ると共に
、コストの低減を計ることのできる高耐圧半導体集積回
路装置を提供するにある。
製作工程を変えることなく、集積度の向上を計ると共に
、コストの低減を計ることのできる高耐圧半導体集積回
路装置を提供するにある。
上記目的を達成するために、本発明装置では、複数個の
低耐圧素子な紡電体絶紛分離基板内のある１つの単結晶
島内に収納し、且つ各低耐圧素子間はｐｎ接合分離方法
によって電気的に分離したことを特徴としている。
低耐圧素子な紡電体絶紛分離基板内のある１つの単結晶
島内に収納し、且つ各低耐圧素子間はｐｎ接合分離方法
によって電気的に分離したことを特徴としている。
以下に、図面を参照して、本発明の一実施例を詳述する
。第５図は、本発明の一実施例の上面図、第６図はその
一部を拡大して示す断面図であり、これらの図において
、第３〜４図における同一の符号は同−又は相自部分を
示す。
。第５図は、本発明の一実施例の上面図、第６図はその
一部を拡大して示す断面図であり、これらの図において
、第３〜４図における同一の符号は同−又は相自部分を
示す。
また、これらの図において、６４はｎ型の低耐圧素子用
単結晶島、１１は前記島６４内に形成されたｐ層、１２
は前記ｐ層内に設けられた接合分離用ｃ層である。
単結晶島、１１は前記島６４内に形成されたｐ層、１２
は前記ｐ層内に設けられた接合分離用ｃ層である。
このような構造の半導体集積回路装置は、例えば、つぎ
のような方法で製造することができる。
のような方法で製造することができる。
誘電体絶縁分離基板７１内において、低耐圧素子を形成
すべき単結晶島６４内のみに、例えば、イオンインプラ
ンテーシｌン等の手段によって部分的に９層１１を形成
した後、ｎ型の不純物を選択拡散してｐｎｎ接合分離用
ｎ領領域１２形成する。
すべき単結晶島６４内のみに、例えば、イオンインプラ
ンテーシｌン等の手段によって部分的に９層１１を形成
した後、ｎ型の不純物を選択拡散してｐｎｎ接合分離用
ｎ領領域１２形成する。
然る後、ｎ＋領域１２で囲まれたｐｍ領域内に、所望の
低耐圧素子−例えば、図示したよりなｐｎｐトランジス
タやダイオード郷な形成する。
低耐圧素子−例えば、図示したよりなｐｎｐトランジス
タやダイオード郷な形成する。
この構造によると、低耐圧素子のみを集合して、ある１
つの単結晶島内に収納できるため、分離のための寸法を
大きくとる必要のある従来の１素子１単結晶島方式の誘
電体絶縁分離方式に比べて、集積度を大幅に向上できる
。従って、コストの低減を計ることもできる。
つの単結晶島内に収納できるため、分離のための寸法を
大きくとる必要のある従来の１素子１単結晶島方式の誘
電体絶縁分離方式に比べて、集積度を大幅に向上できる
。従って、コストの低減を計ることもできる。
なお、以上では、記述の都合上、ｎ型単結晶島における
場合について本発明を説明してきたが、ｐ型巣結晶島に
おいても同様である。
場合について本発明を説明してきたが、ｐ型巣結晶島に
おいても同様である。
第１図（ａ）〜（ｄ）は誘電体絶縁分離基板の製造方法
を示す断面図、第２図は高耐圧半導体集積回路装置の概
略図、第３図は従来の半導体集積回路装置の上面図、第
４図はその一部拡大断面図、第５図は本発明の一実施例
の半導体集積回路装置の上面図、第６図はその一部拡大
断面図である。 ７．７１・・・誘電体絶縁分離基板、６１・・・高耐圧
素子用単結晶島、６２．６３・・低耐圧素子用単結晶島
、１２ｐｎ接合分離用ｎ＋層 代理人弁理士 平 木 道 人 ハ凸へ ｄ ＋Ｑ
Ｕ−六 牙 ３ 図 ５ 汁 ４ 国 矛 ５ 起 牙 ６ 医
を示す断面図、第２図は高耐圧半導体集積回路装置の概
略図、第３図は従来の半導体集積回路装置の上面図、第
４図はその一部拡大断面図、第５図は本発明の一実施例
の半導体集積回路装置の上面図、第６図はその一部拡大
断面図である。 ７．７１・・・誘電体絶縁分離基板、６１・・・高耐圧
素子用単結晶島、６２．６３・・低耐圧素子用単結晶島
、１２ｐｎ接合分離用ｎ＋層 代理人弁理士 平 木 道 人 ハ凸へ ｄ ＋Ｑ
Ｕ−六 牙 ３ 図 ５ 汁 ４ 国 矛 ５ 起 牙 ６ 医
Claims (1)
- （１）−導１ｍ？単結晶島が誘電体験を介して多結晶中
に埋設され、且つ一方の主表面愉には多結晶領域が露出
し、又他方の主表面側には少くとも２個以上の単結晶島
、および前ｋＪｌ！亀体験が露出するように構成され、
かつ−Ｘ４！ｒ単結晶島内には予定の回路素子が形成さ
れるとともに、各回路素子間が金属配線で接続されて所
望の回路動作をなす半導体集積回路装置において、少く
とも１個の前記単結ル・島内には、ｐｒ１接合分離され
た複数の回路素子が形成されたことを特徴とする半導体
集積回路装置。 ｆ２＋ ｐｎ接合分離された複数の回路素子は低耐圧
素子であることを特徴とする特許論求の範囲第１項記載
の半導体１に積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324982A JPS58131749A (ja) | 1982-02-01 | 1982-02-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324982A JPS58131749A (ja) | 1982-02-01 | 1982-02-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58131749A true JPS58131749A (ja) | 1983-08-05 |
Family
ID=11827929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324982A Pending JPS58131749A (ja) | 1982-02-01 | 1982-02-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58131749A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5074982A (ja) * | 1973-11-02 | 1975-06-19 | ||
| JPS5093381A (ja) * | 1973-12-19 | 1975-07-25 |
-
1982
- 1982-02-01 JP JP1324982A patent/JPS58131749A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5074982A (ja) * | 1973-11-02 | 1975-06-19 | ||
| JPS5093381A (ja) * | 1973-12-19 | 1975-07-25 |
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