JPS5813030A - Analog switch device - Google Patents

Analog switch device

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JPS5813030A
JPS5813030A JP56111935A JP11193581A JPS5813030A JP S5813030 A JPS5813030 A JP S5813030A JP 56111935 A JP56111935 A JP 56111935A JP 11193581 A JP11193581 A JP 11193581A JP S5813030 A JPS5813030 A JP S5813030A
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substrate
field effect
channel
electrode
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Kenji Matsuo
松尾 研二
Yasoji Suzuki
八十二 鈴木
Akira Yamaguchi
明 山口
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Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K2217/00Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018Special modifications or use of the back gate voltage of a FET

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Abstract

PURPOSE:To reduce variation in the on-resistance of a switch and to prevent the generation of distortion by using a depletion type transistor as one of two MOS type field effect transistors (FET) which constitute the switch. CONSTITUTION:To the substrate electrode B of an N channel depletion type MOSFET5, a lower negative voltage than the voltage of an input signal IN is applied. When a clock signal phi has a level H and its signal phi' has a level L, MOSFETs 2 and 5 both turn on. As the voltage of the input singal IN varies, the voltage between the source of the MOSFET5 and the substrate electrode also varies, but a negative voltage is applied previously to the substrate electrode B, so the MOSFET5 has less variation in on-resistance. Thus, the generation of the distortion of the switch composed of the MOSFETs 2 and 5 is prevented.

Description

【発明の詳細な説明】 この発明はMOa型電界効果ト2ンジスタを用いたアナ
ログスイッチ装置に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an analog switch device using an MOa field effect transistor.

アナログスイッチ装置とは、この装置を制御するクロッ
ク信号に’!−z、てその状態がオン(導通)状態ある
いはオフ(゛非導通)状態に切シ替わシ、オン状態のと
きに1輸入力情報、すなわち、:: アナログ入力信号が出力′−伝達され、オフ状態のとき
にはアナログ入力信号が伝達されないような装置である
An analog switch device is a clock signal that controls this device. −z, its state is switched to the on (conducting) state or the off (non-conducting) state, and when it is in the on state, 1 input power information, i.e.:: The analog input signal is transmitted to the output ′-; The device is such that no analog input signal is transmitted when it is in the off state.

第1図は従来のアナログスイッチ装置の回路構成図であ
る。この装置は、Nチャネルでエンハンスメント型のM
o8 g電界効果トランジスタ(以下MO8)ランジス
タと略称する)10ソース電極BとPチャネルでエンハ
ンスメント型のMol! )ランジスタ2のドレイン電
極りとを接続し、この接続点をアナログ入力信号INの
供給端子Sに接続し、また上記MO8) 7ンジスタ1
のドレイン電極りとMo8 )ランジスタ20ソース電
極Bとを接続し、仁の接続点をアナラダ出力信号OUT
の取シ出し端子4に接続し、さらに上記MO8)ランジ
スタ1のf−)電極GKはクロ、り信号φを、Mo8 
)ランジスタ、2のf−)電極Gにはクロ、り信号φと
相補対をなすクロ、り信号iをそれぞれ供給し、またN
チャネルのMo8 )ランラスタ10基板電極Bには上
記クロック信号φ、iの低電位に相当する電圧Vll(
たとえば0誓塾るい祉負極性電圧)を、PチャネルのM
o8 )ランジスタ2の基板電極11には   :“□
クロック信号φ、″iの高電位に相当する電圧VDD 
(たとえば正極性電圧)をそれぞれ供給すこの上うな装
置において、 号φをHレベルVDDsクロック信号iをLレベルVl
lにそれぞれ設定すると、上記Nチャネル、Pチャネル
の両MO8)ランジスタ1.2がオン状態となってその
抵抗RN e Rpがそれぞれ小さなものとなシ、入カ
傭号■N逅両MO8) 2ンジス月、2を介して伝達さ
れ、端子4が5は出力信号OUTが取シ出され□る。一
方、クロッ箋信号φをLレベル、クロ□ツpm号itm
レベ□ルにそれぞれ設定すると、両MO8)ランゾスタ
1゜2がオフ状態と□なってその抵抗Rx t RP 
tiすれぞれ極めて大きなものとなシ、入力信号INは
端子4“に伝達されず、出力信号OUTは取シ出されな
い。
FIG. 1 is a circuit diagram of a conventional analog switch device. This device is an N-channel enhancement type M
o8 g Field effect transistor (hereinafter abbreviated as MO8 transistor) 10 Enhancement type Mol! with source electrode B and P channel. ) Connect the drain electrode of transistor 2, and connect this connection point to the supply terminal S of the analog input signal IN, and also connect the above MO8) to the drain electrode of transistor 1.
Connect the drain electrode of Mo8) to the source electrode B of the transistor 20, and connect the connection point to the analada output signal OUT.
Furthermore, the f-) electrode GK of the MO8) transistor 1 is connected to the output terminal 4 of the MO8), and the electrode GK of the MO8)
) Transistor 2, f-) Electrode G is supplied with black and red signals i, which are a complementary pair with black and red signals φ, respectively, and N
A voltage Vll (corresponding to the low potential of the clock signal φ,i) is applied to the substrate electrode B of the channel Mo8) run raster 10.
For example, if the negative polarity voltage of the P channel is
o8) On the substrate electrode 11 of transistor 2: “□
Voltage VDD corresponding to the high potential of clock signal φ, ″i
(for example, positive polarity voltage), the signal φ is set to H level VDDs, the clock signal i is set to L level Vl
When both MO8) transistors 1 and 2 of the N-channel and P-channel are set to 1, their respective resistances RN and Rp become small. The output signal OUT is transmitted through the terminals 4 and 2, and the output signal OUT is taken out from the terminals 4 and 5. On the other hand, the clock signal φ is set to L level, and the clock signal φ is set to the L level.
When set to level □, both MO8) Lanzostar 1゜2 are turned off and their resistance Rx t RP
If ti is extremely large, the input signal IN will not be transmitted to the terminal 4'' and the output signal OUT will not be taken out.

ところでアナ算グスイッチ装置では、入力信号INがM
o8 )ランノス月、2を通りてもン出力信号OUTの
電圧を入力信号INの電圧に等しくするかあるいは直線
IMK比゛例させる必要があり、このためには両MO8
)ランゾスタI、2のオン時に端子3.4間の抵抗値を
常に一定にしておく必要がある。しかしながら、従来の
アナログスイッチ装置では、端子3,4間の抵抗は、端
子3あるいは4の電圧に従って変化してしまう。これは
Mo8 ) 7ンジスタにはソース−基!バイアス効果
(パックr−)バイアス効果)があシ、この効果によっ
てMo8 )ランジスタのしきい値が変化してしまい、
これKよりてMo8トランゾスタのオン抵抗が影譬を受
けるからである。すなわち、Mo8 )ランジスタのオ
ン抵抗Rに拡次のような比例式が成立する。
By the way, in an analog switch device, the input signal IN is M
o8) It is necessary to make the voltage of the output signal OUT equal to the voltage of the input signal IN, or to make it proportional to the linear IMK, even if the output signal OUT passes through 2, and for this purpose, both MO8
) It is necessary to always keep the resistance value between terminals 3 and 4 constant when Lanzostars I and 2 are turned on. However, in the conventional analog switch device, the resistance between the terminals 3 and 4 changes according to the voltage at the terminals 3 or 4. This is a source group for Mo8) 7 resistors! There is a bias effect (pack r-bias effect), and this effect changes the threshold value of the Mo8) transistor.
This is because the on-resistance of the Mo8 transistor is affected by K. That is, an expanded proportional equation holds true for the on-resistance R of the Mo8 transistor.

Van :ブート電極とソース電極との間のバイアス電
圧 さらにMo8 )ランジスタのしきい値Vthは次式%
式%) (2) vtho:真性のしきい値(ソース電極と基板電極との
間のバイアス電圧がOvの時) tox :ブート酸化膜の膜厚 g 、x: f  )酸化膜の誘電率 εsI:シリコンの誘電率 q :電子の電荷量 N :基板不純物濃度 v■:ソース電極と基板電極との間のバイアス電圧 φr :フェルン準位 上記(2)式から明かなようKv■が大きくなるとしき
い値Vthも大きく々シ、またVthが大きくなると前
記(1)式よシRは大きくなる。
Van: Bias voltage between the boot electrode and the source electrode, and Mo8) The threshold value Vth of the transistor is calculated by the following formula %
(Formula %) (2) vtho: Intrinsic threshold (when the bias voltage between the source electrode and the substrate electrode is Ov) tox: Thickness of the boot oxide film g, x: f) Dielectric constant εsI of the oxide film : Dielectric constant q of silicon : Amount of electron charge N : Substrate impurity concentration v■ : Bias voltage between the source electrode and substrate electrode φr : Fern level As is clear from equation (2) above, if Kv■ increases, The threshold value Vth also becomes large, and as Vth becomes large, R becomes large according to the above-mentioned equation (1).

さらに前記第1図に示すアナログスイッチ装置のNチャ
ネルのM08トランジスタ1を、第2回に示すようにN
!半導体基板11内に拡散法等によって形成されたPウ
−)1ル領域12内に・設置11 け、またPチャネルのMO8’)ランジスタ2は基板1
1内に設ける場合、Pウェル領域12の不純物濃度が基
板11のそれよシも当然大きくなるために、Nチャネル
のMOB )ランジスタ1のしきい値のソース−基板バ
イアス効果に対する感度がPチャネルのMO5! )ラ
ンゾスタ2のそれよシも高くカシ、普通は約3倍程度高
くなる。
Furthermore, the N-channel M08 transistor 1 of the analog switch device shown in FIG.
! A P channel MO transistor 2 is installed in a P channel region 12 formed by a diffusion method or the like in a semiconductor substrate 11, and a P channel MO8'
1, the impurity concentration of the P-well region 12 is naturally higher than that of the substrate 11, so that the sensitivity to the source-substrate bias effect of the threshold voltage of the N-channel MOB transistor 1 is higher than that of the P-channel MOB transistor 1. MO5! ) The price of Lanzosta 2 is also high, and it is usually about 3 times as expensive.

したがって両MOB )ランジスタ1.2のオン時に、
端子Sに与える入力信号INの電圧をVll(Ov)か
らvDD(+5v)tで変化させた場合には、第3図の
特性図に示すように、MOB )ランジスタlの抵抗R
,とMOB)9ンジスタ2の抵抗R,との特性が対称と
ならず、この結果、入力(8号INO中間電圧でhi:
s’Voo (+2.5V)  − 付一近で、RNとR,の並列抵抗である端子3.4との
°ように従来では、入出力端子間の抵抗が一定とはなら
ないために、出力信号OUT K大きな歪が発生すると
いう欠点がある。
Therefore, when both MOB) transistors 1.2 are on,
When the voltage of the input signal IN applied to the terminal S is changed from Vll (Ov) to vDD (+5v)t, as shown in the characteristic diagram of Fig. 3, the resistance R of the MOB transistor l
, and the resistance R of MOB) 9 resistor 2 are not symmetrical, and as a result, the input (hi at the No. 8 INO intermediate voltage:
s'Voo (+2.5V) - In the past, the resistance between the input and output terminals is not constant, so the output Signal OUTK has the disadvantage that large distortion occurs.

ところで、前記パ(2)式のソー予−基板バイアスうに
な5る′。
By the way, the saw pre-substrate bias of the formula (2) is 5'.

・・・(4) すなわち、v■が極めて大きな値であれば、ΔVthの
変化率は小さくなシ、ΔVthそのものが飽和してくる
ことがわかる。
(4) That is, it can be seen that if v■ is an extremely large value, the rate of change in ΔVth is small and ΔVth itself becomes saturated.

この発明紘上記のような事情を考慮してなされたもので
、その目的とするところは、MO8ml08ml電界効
果トランジスタ極に予め、アナログ信号電圧の変化によ
シ上記トランジスタに与えられるソース−基板バイアス
効果を上まわるようなソース−基板バイアス効果を上記
トランジスタに与える様な十分大きなバイアス電圧を供
給することによシしきい値の変動を抑制してアナレグ信
号の入出力端間の抵抗値を一定圧し、もって歪の少ない
出力信号を得ることができるアナログスイッチ装置を提
供するととくある。
This invention was made in consideration of the above-mentioned circumstances, and its purpose is to apply the source-substrate bias effect to the MO8ml08ml field effect transistor pole by changing the analog signal voltage in advance. By supplying a sufficiently large bias voltage to give the above transistor a source-substrate bias effect exceeding The present invention provides an analog switch device that can obtain an output signal with less distortion.

以下図面を参照してこの発明の一実施例な説明する。第
4図はこの発明に係るアナログスイ、子装置の回路構成
図である。この装置では前記N fヤネルでエンハンス
メント型のMOB )う1ンジ1.スタ1.を、Nチャ
ネルでディグレッジ、ン型のMOB )ランジスタロに
置き替えたものであシ、このMOB )ランジメタ50
基板電極BKは入力信号INの最低電圧よシもさらに低
い電圧(負極性電圧)であるバイアス電圧V、を供給す
るよ、うにしたものである、そして上記11108 )
ランジスタ5は、従来と同様に、Nxl半導体基板内に
拡散等によって形成されたPウェル領域内に設けられ、
ている。
An embodiment of the present invention will be described below with reference to the drawings. FIG. 4 is a circuit diagram of the analog switch and slave device according to the present invention. In this device, an enhancement type MOB is used in the N f channel. Star 1. This MOB was replaced with an N-channel, degree, and N-type MOB ) Langistaro.
The substrate electrode BK is designed to supply a bias voltage V, which is a voltage (negative polarity voltage) even lower than the lowest voltage of the input signal IN, and the above-mentioned 11108)
The transistor 5 is provided in a P well region formed by diffusion or the like in an Nxl semiconductor substrate, as in the conventional case.
ing.

上記構成でなるアナログスイッチ装置において、まず、
クロック信9号φをLレベル、クロ。
In the analog switch device having the above configuration, first,
Clock signal 9 φ is at L level and black.

り信号1t−IIレベルにそれぞれ設定した場合、Nチ
1ヤネルのディプレッジ、ン型のMOB )ランジメタ
50基板電極Bには予め負極性のバイアス電圧・Vlが
供給されているために、このMOB )2ンジスタ5の
しきい値VthNはノース−基板バイアス効果によって
負の値から正の値に変化している、したがって、このと
き、上記NチャネルのM08トランジスタAdオフしそ
の抵抗R)1は極めて大きな値となる。一方、クロ、り
信号φがHレベルでるるためにPチャネルのMOB )
ランジスタ2の抵抗R,も極めて大きな値となシ、この
結果、入力信号INは端子4には伝達されず、出力信号
OUTは取シ出されない。
When the signals are set to the 1t-II level, the N-channel dipleg and N-type MOBs are generated. The threshold value VthN of the second transistor 5 changes from a negative value to a positive value due to the north-substrate bias effect. Therefore, at this time, the N-channel M08 transistor Ad is turned off and its resistance R)1 is extremely large. value. On the other hand, since the black and red signals φ are at H level, the P-channel MOB
The resistance R of the transistor 2 also has an extremely large value, and as a result, the input signal IN is not transmitted to the terminal 4 and the output signal OUT is not taken out.

次にりpツク信号φをHレベル、クロック信号iをHレ
ベルにそれぞれ設定する。セしてこのときに入力信号I
Nの電圧がOvから+5vまでの間の範囲で変化するも
のとする。いま入力信号INの電圧変化によるソース−
基板バイアス効果をよシ強く受けるNチャネルのMo8
 )2ンジスタ6の基板電極Bには予め負極性のバイア
ス電圧vsが供給されているために1このMo8 )ラ
ンゾスタ5に与えられるソース−基板/4イアス効果は
入力信号、INの電圧が変化して1 もほとんど変化しないよ5にすることができる。
Next, the clock signal φ is set to H level, and the clock signal i is set to H level. input signal I at this time.
It is assumed that the voltage of N changes in the range from Ov to +5v. Source due to voltage change of input signal IN
N-channel Mo8 is more susceptible to substrate bias effects
) Since the substrate electrode B of the transistor 6 is supplied with a negative bias voltage vs in advance, the source-substrate/4 bias effect applied to the transistor 5 is caused by a change in the voltage of the input signal IN. 1 can be reduced to 5 with almost no change.

このために、上記B10g )ランジスタ5のしきい値
の変動はなく、オン抵抗のしきい値変動による影響をほ
とんどなくすことができる。
Therefore, there is no fluctuation in the threshold value of the transistor 5 (B10g), and the influence of threshold fluctuations in the on-resistance can be almost eliminated.

第5図はNチャネルのMo8 )ランジスタ5の真性の
しきい値vthMを−2,5V、PチャネルのMo8ト
ランゾスタ2の真性のしきい値vthPヲ−1,0V%
MO8)ランジメタ50基板電極Bに供給されるバイア
ス電圧vnを一5vとし、両MOB )ランジスタ5.
2のオン時に端子JK与える入力信号INの電圧なOv
から+5vまで変化させた場合の、Mo8 )ランジス
タiの抵抗R,とMo8 )ランジスタ2の抵抗RP%
および。
Figure 5 shows the intrinsic threshold value vthM of the N-channel Mo8 transistor 5 -2.5V, and the intrinsic threshold value vthP of the P-channel Mo8 transistor 2 -1.0V%.
MO8) The bias voltage vn supplied to the substrate electrode B of the range meta 50 is -5V, and both MOB) range transistors 5.
The voltage of the input signal IN applied to terminal JK when 2 is on is Ov
Resistance R of Mo8) transistor i and resistance RP% of Mo8) transistor 2 when changed from to +5V
and.

RNとR?の並列抵抗として表わされる端子3゜4間の
抵抗RO)Iそれぞれの特性を表わしたものである。前
記第3図に示す従来装置の特性図では、入力信号INの
電圧が+2.5v付近でNチャネルのMo8トランジス
タのjVthが増加し、R,の値が大きく変化していた
が、この実施例装置では第5図に示すように、RHとR
,とは、入力信号INの電位が約+2.5v付近で線対
称と   15なるような変化をしている。すなわち、
これはNチャネルのMOB )ランジスタ5の基板電極
lに予めバイアス電圧v1を供給することによって入力
信号INの電圧変化によるソース−基板Δイアス効果を
上まわるソース−基板バイアス効果をMo8トランゾス
タ5に与え、BMのしきい値変化による変化を最小にお
さえるようにしたからである。したがって、端子3,4
間の抵抗RO)Iはほぼ平坦な特性となシ、入力信号I
Nの電圧に影響されず、一定値とすることができる。
RN and R? This figure shows the characteristics of the resistance RO)I between terminals 3 and 4, which is expressed as a parallel resistance. In the characteristic diagram of the conventional device shown in FIG. 3, jVth of the N-channel Mo8 transistor increases when the voltage of the input signal IN is around +2.5V, and the value of R changes greatly. In the device, as shown in Figure 5, RH and R
, indicates that the potential of the input signal IN changes in a line-symmetric manner around +2.5V. That is,
This is an N-channel MOB) By supplying a bias voltage v1 to the substrate electrode l of the transistor 5 in advance, a source-substrate bias effect that exceeds the source-substrate ΔIas effect caused by the voltage change of the input signal IN is given to the Mo8 transistor 5. This is because changes due to changes in the threshold value of BM are minimized. Therefore, terminals 3, 4
The resistance between the input signal I and I has a nearly flat characteristic.
It is not affected by the voltage of N and can be set to a constant value.

この結果、出力信号OUTに発生する歪を極めて小さく
することができる。
As a result, distortion generated in the output signal OUT can be extremely reduced.

なお、この発明は上記の一実施例に限定されるものでは
なく、たとえば上記実施例でれ、Mo8 )ランゾスタ
5のソース電極8とMo8 )ラスジスタ2のドレイン
電極りとを接続し、この接続点を入力信号の供給端子3
に接続し、を九MO8) 5ンゾスタ6のドレイン電極
D 、!: Mo8 )ランジスタ2のソース電極8と
を接続し、ζO接続点を出力信号域シ出し端子4に接続
する場合について説明したが、これは端子4を入力信号
の供給端子として用い、さらに端子1を出力信号域シ出
し端子として用いるようにしてもよい。
Note that the present invention is not limited to the above-mentioned embodiment. For example, in the above-mentioned embodiment, the source electrode 8 of the Mo8) las resistor 5 and the drain electrode of the Mo8) las resistor 2 are connected, and this connection point The input signal supply terminal 3
9 MO8) 5 Drain electrode D of Inzostar 6,! : Mo8) The case where the source electrode 8 of the transistor 2 is connected and the ζO connection point is connected to the output signal range output terminal 4 has been described. may be used as an output signal range output terminal.

まえ上記実施例では、NチャネルのkID8 )ランノ
スタをN[半導体基板内に拡散法等によって形成された
Pウェル領域内に、PチャネルのMo8 )ランジスタ
はN瀝半導体基板内にそれぞれ設け、上記Nチャネルの
M08トランジスタO基板電極にバイアス電圧vlを供
給する場合について説明したが、これはpH半導体基板
内に拡散法等によって形成され九Nウェル領域内にPチ
ャネル0M08)ランジスタを設けかつP′m半導体基
板内にNチャネルのMo8 )ランジスタを設ける場合
には、PチャネルのMo8 )ランジスタのしきい値の
ソース−基板バイアス効果に対する感度がNチャネルの
Mo8 )ランジスタのそれよシも大きくなるので、仁
の場合にはPチャネルのMo8トランゾスタの基板電極
に、入力信号INの電圧変化によシこのPチャネル0M
O8トランジスタに与えられるソース−1板バイアス効
果を上まわるようなソース−基板バイアス効果を与える
バイアス電圧Vm(たとえば入力信号I NカOv〜+
 5 V(7)場合には+5v以上の電圧)を供給すれ
ばよい。
In the above embodiment, an N-channel kID8) transistor is provided in a P-well region formed in the semiconductor substrate by a diffusion method, a P-channel Mo8) transistor is provided in the N-type semiconductor substrate, and the We have explained the case where a bias voltage vl is supplied to the O substrate electrode of a channel M08 transistor, but this is a case in which a P channel transistor is formed in a pH semiconductor substrate by a diffusion method or the like, a P channel transistor is provided in a 9N well region, and P′m When an N-channel Mo8) transistor is provided in a semiconductor substrate, the sensitivity of the threshold value of the P-channel Mo8) transistor to the source-substrate bias effect is greater than that of the N-channel Mo8) transistor. In the case of 0M, this P-channel 0M is applied to the substrate electrode of the P-channel Mo8 transistor due to the voltage change of the input signal IN.
A bias voltage Vm that provides a source-substrate bias effect that exceeds the source-1 plate bias effect applied to the O8 transistor (for example, input signal I
5 V (7), a voltage of +5 V or more may be supplied.

さらにNチャネルのMOS )ランジスタおよびPチャ
ネルのMOS )ランジスタそれぞれの基板の不純物濃
度が高い場合には、上記のような各バイアス電圧をそれ
ぞれの基板電極に供給するようにしてもよい。
Further, when the impurity concentration of the substrates of the N-channel MOS transistor and the P-channel MOS transistor is high, each bias voltage as described above may be supplied to the respective substrate electrodes.

以上説明したようにこの発明によれば、アナログ信号電
圧によji) MO8型電界効果トランジスタに与えら
れるソース−基板バイアス効果を上まわるようなソース
−基板バイアス効果を上記トランジスタに与える、バイ
アス電圧を基板電極に供給するようにしたので、出力信
号に発生する歪を極めて小さくすることができるアナロ
グスイッチ装置を提供することができる。
As explained above, according to the present invention, the bias voltage that gives the transistor a source-substrate bias effect that exceeds the source-substrate bias effect given to the MO8 type field effect transistor is determined by the analog signal voltage. Since the signal is supplied to the substrate electrode, it is possible to provide an analog switch device in which distortion occurring in the output signal can be extremely reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のアナログスイッチ装置の回路11 構成図、第2図は同装置を構成するMOa型電界果トラ
ンジスタの構造断面図、第3図は同従来装置の特性図、
第4図はこの発明の一実施例のある。 1・・・Nチャネルでエンハンスメント型のMO8型電
界効果トランジスタ、2・−・Pチャネルでエンハンス
メント型のMO8111電界効果ト2ンゾスタ、3・・
・入力信号の供給端子、4・−出力信号の取シ出し端子
、5・・・Nチャネルでディグレアジョン型のMO8型
電界効果トランジスタ、11−・N型半導体基板、12
−・・Pウェル領域。 出願人代理人  弁理士 鈴 江 武 彦■ 第1図 第21!!I *3B 1N(V)
FIG. 1 is a configuration diagram of a circuit 11 of a conventional analog switch device, FIG. 2 is a cross-sectional view of the structure of an MOa field effect transistor constituting the device, and FIG. 3 is a characteristic diagram of the conventional device.
FIG. 4 shows one embodiment of this invention. 1...N-channel enhancement type MO8 type field effect transistor, 2...P channel enhancement type MO8111 field effect transistor, 3...
- Input signal supply terminal, 4 - Output signal output terminal, 5... N-channel degradation type MO8 field effect transistor, 11 - N-type semiconductor substrate, 12
-...P well region. Applicant's agent Patent attorney Takehiko Suzue ■ Figure 1, Figure 21! ! I *3B 1N(V)

Claims (3)

【特許請求の範囲】[Claims] (1)  MOS m電界効果トランジスタにアナpダ
信号を入力するためのあるいはこのアナpダ信号を出力
するためのソース電極、ドレイーン電極と、このトラン
ジスタな導通制御するための制御信号が入力されるダー
F電極と、基板電極とを設け、上記トランジスタの基板
電極に、上記アナログ信号電圧の変化によって上記トラ
ンジスタに与えられるソース−基板バイアス効果をソー
ス−基板間バイアス効果によるしきい値の変化の小さな
領域で上記トランジスタを使用することによシ入カアナ
ログ信号の電圧変化に対する上記トランジスタの抵抗の
変化を最小にして出力アナログ信号の歪を最小とし得る
ように構成したことを特徴とするアナログスイッチ装置
(1) A source electrode and a drain electrode for inputting or outputting an analog-pda signal to a MOS m field effect transistor, and a control signal for controlling conduction of this transistor are input. A source F electrode and a substrate electrode are provided on the substrate electrode of the transistor so that the source-substrate bias effect imparted to the transistor due to the change in the analog signal voltage is reduced to a level where the change in threshold value due to the source-substrate bias effect is small. An analog switch device characterized in that, by using the transistor in the region, a change in the resistance of the transistor with respect to a voltage change of the input analog signal can be minimized, thereby minimizing distortion of the output analog signal.
(2)半導体基板内に設けられる第1チヤネルの第1 
OMOll II電界効呆F−)ンゾスタと、上記基板
内に形成され基板の不純物濃度よシも高い不純物濃度を
有する島領域内に設けられる第2チヤネルの第2のMO
B型電界効果トランジスタとを備え、上記第1.第2の
MOB型電界効果トランジスタそれぞれの信号伝達電極
をこれら両トランジスタが並列接続されるように接続し
、この両トランジスタの各電極接続点をアナログ信号入
力端あるいはアナ曹グ信号出力端とし、上記島領域に上
記第2のMOS m電界効果トランジスタの基板電極を
設け、上記アナログ信号入力端あるいはアナログ信号田
力端の信号電圧変化により上記ji2のMOS fi電
電界効果トランパスタ与えられるソース−基板バイアス
効果を上まわるようなソース−基板バイアス効果を上記
第2のMOS m電界効果トランジスタに与えるバイア
ス電圧を上記基板電極に供給して、入力アナレグ信号の
電圧変化に対する上記諏2のMO8型電界効果トランジ
スタの抵抗の変化を最小にして出力アナログ信号の歪を
最小とし得るように構成したことを特徴とするアナログ
スイッチ装置。
(2) The first channel of the first channel provided in the semiconductor substrate
a second MO of a second channel provided in an island region formed in the substrate and having an impurity concentration higher than that of the substrate;
B-type field effect transistor; The signal transmission electrodes of the second MOB field effect transistors are connected so that both transistors are connected in parallel, and each electrode connection point of both transistors is used as an analog signal input terminal or an analog signal output terminal, and the above-mentioned A substrate electrode of the second MOS m field effect transistor is provided in the island region, and a source-substrate bias effect is given to the MOS fi field effect transistor of the ji2 by a signal voltage change at the analog signal input terminal or the analog signal terminal. A bias voltage is supplied to the substrate electrode to provide the second MO8 field effect transistor with a source-substrate bias effect exceeding An analog switch device characterized in that it is configured to minimize resistance change and minimize distortion of an output analog signal.
(3)  前記第1のMO8m電界効果トランジスタが
Pチャネルでエンハンスメント型であると共に第2のM
o8型電界効果トランジスタがNチャネルでディプレジ
賃ン製である特許請求の範囲第2項に記載のアナログス
イッチ装置。
(3) The first MO8m field effect transistor is a P-channel enhancement type transistor, and the second M08m field effect transistor is a P-channel enhancement type transistor.
3. The analog switch device according to claim 2, wherein the O8 type field effect transistor is N-channel and manufactured by Deprezi Ren.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4722014A (en) * 1985-08-23 1988-01-26 Kabushiki Kaish Toshiba Head positioning mechanism for magnetic disk device
US6046622A (en) * 1997-07-16 2000-04-04 Telefonaktiebolaget Lm Ericsson Electronic analogue switch

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JPS5323260A (en) * 1976-08-17 1978-03-03 Torio Kk Mosfet transistor switch circuit
JPS53129262U (en) * 1977-05-02 1978-10-13

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