JPS58127448A - デ−タ伝送システム - Google Patents
デ−タ伝送システムInfo
- Publication number
- JPS58127448A JPS58127448A JP57012164A JP1216482A JPS58127448A JP S58127448 A JPS58127448 A JP S58127448A JP 57012164 A JP57012164 A JP 57012164A JP 1216482 A JP1216482 A JP 1216482A JP S58127448 A JPS58127448 A JP S58127448A
- Authority
- JP
- Japan
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- data transmission
- serial data
- output
- input
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
Landscapes
- Small-Scale Networks (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はデータ伝送システムに関するものである。
第１図は従来のシリアルデータ伝送システムのブロック
図を示し、ＰＣ工〜ＰＣｎはそれぞれ制御−−ミナルで
、Ｌは電線ま友は元ファイバ等のＳ／０７Ｍデータ伝送
路であり、制御ターミナＡ／ＰＣ１〜ＰＣｎの出力端Ｏ
ＵＴと制御ターミナｌｖ ＰＣｙｌ 、”−Ｐｃｔ ”
ＰＣ，−１の入力端ＩＮとをそれぞれシリアルデータ伝
送路りでＶ−１状に接続している。このようなルー１状
のシリアルデータ伝送システムは、シリアルデータ伝送
路ＬＫ分岐が全くないため、分岐が技術的に困難で高価
な光ファイバをシリアルデータ伝送ＫＬとして用いる場
合に特に価値があり、光ファイバを用いた伝送システム
ではＡ／−’ｙ”状に構成されることが多−０ 第２図は制御ターミナルＰＣよ〜ＰＣｎの各々の円部構
成を示すブロック図で、データを中継する場合け、シリ
アルデータ受信部ＲＲ１で受信した受信データケシリア
ルバラＶＡ／ｉｆ換部ＣＶｌでパラレルデータに変換し
て制＠ ｗ６ＣＲ１がそれを読み敗り、再ヒパラレルシ
リアル変換部Ｃｖ２でシリアルデータにｆｍしてンリア
Ｖデータ送信部ＴＴｌかラシリ７ ／ｌ／ テータ伝送
路ＬＩＣ送り出すようになっている。
図を示し、ＰＣ工〜ＰＣｎはそれぞれ制御−−ミナルで
、Ｌは電線ま友は元ファイバ等のＳ／０７Ｍデータ伝送
路であり、制御ターミナＡ／ＰＣ１〜ＰＣｎの出力端Ｏ
ＵＴと制御ターミナｌｖ ＰＣｙｌ 、”−Ｐｃｔ ”
ＰＣ，−１の入力端ＩＮとをそれぞれシリアルデータ伝
送路りでＶ−１状に接続している。このようなルー１状
のシリアルデータ伝送システムは、シリアルデータ伝送
路ＬＫ分岐が全くないため、分岐が技術的に困難で高価
な光ファイバをシリアルデータ伝送ＫＬとして用いる場
合に特に価値があり、光ファイバを用いた伝送システム
ではＡ／−’ｙ”状に構成されることが多−０ 第２図は制御ターミナルＰＣよ〜ＰＣｎの各々の円部構
成を示すブロック図で、データを中継する場合け、シリ
アルデータ受信部ＲＲ１で受信した受信データケシリア
ルバラＶＡ／ｉｆ換部ＣＶｌでパラレルデータに変換し
て制＠ ｗ６ＣＲ１がそれを読み敗り、再ヒパラレルシ
リアル変換部Ｃｖ２でシリアルデータにｆｍしてンリア
Ｖデータ送信部ＴＴｌかラシリ７ ／ｌ／ テータ伝送
路ＬＩＣ送り出すようになっている。
まｔ、データを発信する場合は、制御部ＣＲ１で作うｎ
、 ＊パラレルデータをパラレルシリアル変換部Ｃ■２
でシリアルデータに変換してシリアルデータ送信部Ｔｒ
ｌからシリアルデータ伝送路りに送り出丁工うになって
いる。
、 ＊パラレルデータをパラレルシリアル変換部Ｃ■２
でシリアルデータに変換してシリアルデータ送信部Ｔｒ
ｌからシリアルデータ伝送路りに送り出丁工うになって
いる。
しかし、このような従来のシリアルデータ伝送システム
では、シリアルデータをパラレルに変換−ｒｈＲＺ 、
バ’ｙｖルデータを読み収る時間、パラレルデータをパ
ラレルシリアル変換部Ｃｖ２へ書き込む時間、パラレル
データをシリアルデータに変換シてシリアルデータ伝送
路りに送り出す時間がすべて伝送遅れ時間となる。１友
、制御ターミナＡ／ＰＣ１〜ＰＣｎのうち１台でもダウ
ンするとシリアルデータが伝わらなくなり、システム全
体がダウンするという間馴があり、信頼性が低かつｔｏ
し友がって、この発明の目的は、データの伝送速度を高
めることができるとｔもに信頼性を高めることができ、
しかもデータ伝送路の分岐を少くすることができるデー
タ伝送システムを提供することである。
では、シリアルデータをパラレルに変換−ｒｈＲＺ 、
バ’ｙｖルデータを読み収る時間、パラレルデータをパ
ラレルシリアル変換部Ｃｖ２へ書き込む時間、パラレル
データをシリアルデータに変換シてシリアルデータ伝送
路りに送り出す時間がすべて伝送遅れ時間となる。１友
、制御ターミナＡ／ＰＣ１〜ＰＣｎのうち１台でもダウ
ンするとシリアルデータが伝わらなくなり、システム全
体がダウンするという間馴があり、信頼性が低かつｔｏ
し友がって、この発明の目的は、データの伝送速度を高
めることができるとｔもに信頼性を高めることができ、
しかもデータ伝送路の分岐を少くすることができるデー
タ伝送システムを提供することである。
この発明の一冥施例をＲ３図および第４図に承ｆ６ｆな
わち、このシリアルデータ伝送システムは、第３因に示
すように、従来例と同じ構成分有する複数の制御ターミ
ナルＰＣよ〜ＰＣｎの各出力端ＯＵＴをシリアルデータ
伝送路Ｌ１％Ｌｎを通していつ友んデータ伝送制ｉＭ１
回路Ｄ Ｃに集め、このデータ伝送制御回路ＤＣからシ
リアルデータ伝送路Ｌ′１〜Ｌｎを６して複数の制御タ
ーミナルＰＣ１〜ＰＣｎの入力端ＩＮへ供給するように
なっている。
わち、このシリアルデータ伝送システムは、第３因に示
すように、従来例と同じ構成分有する複数の制御ターミ
ナルＰＣよ〜ＰＣｎの各出力端ＯＵＴをシリアルデータ
伝送路Ｌ１％Ｌｎを通していつ友んデータ伝送制ｉＭ１
回路Ｄ Ｃに集め、このデータ伝送制御回路ＤＣからシ
リアルデータ伝送路Ｌ′１〜Ｌｎを６して複数の制御タ
ーミナルＰＣ１〜ＰＣｎの入力端ＩＮへ供給するように
なっている。
データ伝送制御回路ＤＣは、専用の制御回路市源ＥＥｆ
：有するとともに複数の制御ターミナＡ／ＰＣ工〜ＰＣ
ｎに対応して複数のシリアルデータ受信部Ｒ１ＮＲｎケ
有し、制御ターミナμＰＣ１〜ＰＣｎの出力端ＯＵＴが
シリアルデータ伝送路Ｌｌ〜Ｌｎを通してシリアルデー
タ受信部Ｒ１〜Ｒｎへ入力され、シリアルデータ受信部
Ｒよ〜Ｒｎの出力はそれぞれ３ステートゲ−ｉＣ；、〜
Ｇｎを介してワイヤードオア結合されてシリアＶデータ
送信部Ｔ＃Ｃ入力され、このシリアルデータ送信部！部
Ｔの出力がシリアルデータ伝送１ｋ２１−Ｌ′ｌ〜Ｌ′
ｏ全 ＩＮにそｎぞれ供給されるようになっている。複数の３
ステートゲートＧ１〜Ｇｎは、通常は高インピーダンス
迩断状態であり、単安定マルチバイブレータＭＭ１〜Ｍ
Ｍｎの対応するものの６出力が「０」レベルとなったと
きのみ導通し、単安定マルチバイブレータＭＭ１″−Ｍ
Ｍｎはシリアルデータ受信部Ｒ１〜Ｒｎの対応するもの
の出力を起動入力とし、この起動入力に応答して１デ一
タ分より少し長い時間だけ６出力全１０」レベμとする
。
：有するとともに複数の制御ターミナＡ／ＰＣ工〜ＰＣ
ｎに対応して複数のシリアルデータ受信部Ｒ１ＮＲｎケ
有し、制御ターミナμＰＣ１〜ＰＣｎの出力端ＯＵＴが
シリアルデータ伝送路Ｌｌ〜Ｌｎを通してシリアルデー
タ受信部Ｒ１〜Ｒｎへ入力され、シリアルデータ受信部
Ｒよ〜Ｒｎの出力はそれぞれ３ステートゲ−ｉＣ；、〜
Ｇｎを介してワイヤードオア結合されてシリアＶデータ
送信部Ｔ＃Ｃ入力され、このシリアルデータ送信部！部
Ｔの出力がシリアルデータ伝送１ｋ２１−Ｌ′ｌ〜Ｌ′
ｏ全 ＩＮにそｎぞれ供給されるようになっている。複数の３
ステートゲートＧ１〜Ｇｎは、通常は高インピーダンス
迩断状態であり、単安定マルチバイブレータＭＭ１〜Ｍ
Ｍｎの対応するものの６出力が「０」レベルとなったと
きのみ導通し、単安定マルチバイブレータＭＭ１″−Ｍ
Ｍｎはシリアルデータ受信部Ｒ１〜Ｒｎの対応するもの
の出力を起動入力とし、この起動入力に応答して１デ一
タ分より少し長い時間だけ６出力全１０」レベμとする
。
シリアルデータ受信部Ｒ１〜ＲｎＦｉ、制御ターミナＡ
／ ＰＣ１〜ＰＣｎから送り出されるシリアルデータの
信号レベルを内部のＩＣ信号レレベル変換する機能ヲ有
し、シリアルデータ送情１ｆ６Ｔはその逆の機能を有す
る。
／ ＰＣ１〜ＰＣｎから送り出されるシリアルデータの
信号レベルを内部のＩＣ信号レレベル変換する機能ヲ有
し、シリアルデータ送情１ｆ６Ｔはその逆の機能を有す
る。
データは調歩同期方式で伝送される。この調歩同期方式
のデータ伝送方法では、ｌｊ−夕伝送するとき、第４図
（３）に示すように、１ず［−〇」のスタートビットを
送り、ついで８ビツトのデータピクトを送り、さらにｒ
ｌＪ．［Ｊのスト−）７”ビットを送ると伝送を完了す
る。シリアルデータ受＠部Ｒよ〜Ｒｎで受信し定信号も
そのようになっており、スタートビットの立下がりエツ
ジで第４１Ｎ（ＢＩＫ示すように単安定マルチパイプレ
ータ薦、〜ＭＭｎの対応するものを起動させて心出力を
「０」レベルとする。この単安定マルチバイブレータＭ
ＭＩ〜ＭＭｎの出力心は上記したように調歩同期方式で
１データ送るのに必要な時間より少しだけ遅れてもとの
状類、すなわち「１」レベルに復帰する。
のデータ伝送方法では、ｌｊ−夕伝送するとき、第４図
（３）に示すように、１ず［−〇」のスタートビットを
送り、ついで８ビツトのデータピクトを送り、さらにｒ
ｌＪ．［Ｊのスト−）７”ビットを送ると伝送を完了す
る。シリアルデータ受＠部Ｒよ〜Ｒｎで受信し定信号も
そのようになっており、スタートビットの立下がりエツ
ジで第４１Ｎ（ＢＩＫ示すように単安定マルチパイプレ
ータ薦、〜ＭＭｎの対応するものを起動させて心出力を
「０」レベルとする。この単安定マルチバイブレータＭ
ＭＩ〜ＭＭｎの出力心は上記したように調歩同期方式で
１データ送るのに必要な時間より少しだけ遅れてもとの
状類、すなわち「１」レベルに復帰する。
例えば、制御ターミナ１ｖＰＣ工からデータが出力さｎ
ると、このデータはシリアルデータ伝送路Ｌｌｔａって
シリアルデータ受信Ｗ６Ｒ１に加えられ、ここでＩＣ信
号レベ１ｖＩＣ変換されて出力される。このシリアルデ
ータ受信部Ｒ１がら出力されるデータのスタートビット
により単安定マＶチバイブレータＭＭ１が起動され、そ
の心出方が３ステートゲートＧ１のコントロール人力端
［７１１］見られてこの３ステートゲートＧ１が高イン
ピーダンス遮断状態がら導通状態へ移行する。それによ
りシリアリデータ受信部Ｒ工の出方がシリアルデータ送
信部Ｔへ［＆され、このシリアルデータ送信ＭＴでデー
タのレベルが７１７ア〃データ伝送レベルに変換された
のち、シリアルデータ伝送絡Ｌ′１〜Ｌｎを通して各人
力端ＩＮへ伝えられる。また、池の制御ターミナνＰＣ
２〜ＰＣｎからデータが出力され九ときも同様に動作し
、制例ターミナＡ／ＰＣ１〜Ｐｃｎのデータ出力タイミ
ングは重ならないようになっている。
ると、このデータはシリアルデータ伝送路Ｌｌｔａって
シリアルデータ受信Ｗ６Ｒ１に加えられ、ここでＩＣ信
号レベ１ｖＩＣ変換されて出力される。このシリアルデ
ータ受信部Ｒ１がら出力されるデータのスタートビット
により単安定マＶチバイブレータＭＭ１が起動され、そ
の心出方が３ステートゲートＧ１のコントロール人力端
［７１１］見られてこの３ステートゲートＧ１が高イン
ピーダンス遮断状態がら導通状態へ移行する。それによ
りシリアリデータ受信部Ｒ工の出方がシリアルデータ送
信部Ｔへ［＆され、このシリアルデータ送信ＭＴでデー
タのレベルが７１７ア〃データ伝送レベルに変換された
のち、シリアルデータ伝送絡Ｌ′１〜Ｌｎを通して各人
力端ＩＮへ伝えられる。また、池の制御ターミナνＰＣ
２〜ＰＣｎからデータが出力され九ときも同様に動作し
、制例ターミナＡ／ＰＣ１〜Ｐｃｎのデータ出力タイミ
ングは重ならないようになっている。
このように構成した結果、１台の制御ターミナル、例え
ばＰＣＩから出力されｔデータが池の制御ターミナルＰ
Ｃ２〜ＰＣｎの入力端ｌＮＩＣ同時に伝えられることに
なり、データの伝送速度を高めることができる。なお、
回路ａ成上制御ターミナルＰＣＩから出方され九データ
はそｎ自身へも供給されることになる。
ばＰＣＩから出力されｔデータが池の制御ターミナルＰ
Ｃ２〜ＰＣｎの入力端ｌＮＩＣ同時に伝えられることに
なり、データの伝送速度を高めることができる。なお、
回路ａ成上制御ターミナルＰＣＩから出方され九データ
はそｎ自身へも供給されることになる。
また、１台の制御ターミナル、例えばＰＣよがダウンし
たり、または１［源が切ｎ友すしても、その制御ターミ
ナＶＰＣ工からのシリアルデータがデータ伝送制御回路
ＤＣに送られて来ないだけで、池の制御ターミナルＰＣ
２〜ＰＣｎはほとんど正常に動作し、システム全体がダ
ウンすることはなく、システム全体は大きな影響を受け
ることなく稼動を続けることができ、信頼性を高めるこ
とができる。
たり、または１［源が切ｎ友すしても、その制御ターミ
ナＶＰＣ工からのシリアルデータがデータ伝送制御回路
ＤＣに送られて来ないだけで、池の制御ターミナルＰＣ
２〜ＰＣｎはほとんど正常に動作し、システム全体がダ
ウンすることはなく、システム全体は大きな影響を受け
ることなく稼動を続けることができ、信頼性を高めるこ
とができる。
これは、側斜ターミナＡ’ＰＣ１からのシリアルデータ
がデータ伝送制御回路ＤＣに送られて来なくなることに
より、雛安定マ〃チバイプレータＭＭＩが起動セス、そ
１につながる３ステートゲートＧ１が高インピーダンス
状ａｔ続けるｔめである。
がデータ伝送制御回路ＤＣに送られて来なくなることに
より、雛安定マ〃チバイプレータＭＭＩが起動セス、そ
１につながる３ステートゲートＧ１が高インピーダンス
状ａｔ続けるｔめである。
！友、データ伝送制御回路ＤＣは独立した制御回絡電ｆ
ｉＥＥをもっているため、各側斜ターミナルＰＣＩ〜Ｐ
Ｃｎの電源は不要な場合に切って節電を行うこともでき
る。
ｉＥＥをもっているため、各側斜ターミナルＰＣＩ〜Ｐ
Ｃｎの電源は不要な場合に切って節電を行うこともでき
る。
さらに、第１図のものと違ってシリアルデータ伝送線絡
夛岐を少くできる。
夛岐を少くできる。
なｐ１上記寮施例では、データ伝送制御１回路ＤＣに３
ステートゲートＧ１〜Ｇｎヲ使用しているが、こｎｈオ
ー１ンコレクタタイプのゲートＩｃｅ便用してもＬく、
また、オー１ンコレクタでな＾ゲート？組合せて３ステ
ートゲートと同じ機能をもつようにしｔものを使用して
もよい。
ステートゲートＧ１〜Ｇｎヲ使用しているが、こｎｈオ
ー１ンコレクタタイプのゲートＩｃｅ便用してもＬく、
また、オー１ンコレクタでな＾ゲート？組合せて３ステ
ートゲートと同じ機能をもつようにしｔものを使用して
もよい。
以上のように、この発明のデータ伝送システムは、複数
の制御ターミナルと、この複数の制御ターミナルの出力
端にそれぞれ接続した複数の出力用シリアルデータ伝送
路と、前記複数の制御ターミナルの入力端にそｎぞれ接
続し九複数の入力用シリアルデータ伝送路と、前記複数
の出力用シリアルデータ伝送路に自己の入力端をそれぞ
れ接続した複数のシリアルデータ受＠部と、この複数の
シリアルデータ受信部の出力端を自己の入力に共通接続
するとともＶＣ＠記複数の入力用シリアルデータ伝送路
を自己の出力端に共通接続しｔシリアルデータ送＠部と
、前記複数のシリアルデータ受＠部の出力をそれぞれ起
動入力として１デ一タ伝送時間より少し長い時間だけ出
力を反転する複数の単安定マνチバイブレータと、ｌｉ
前記複数のシリアリデータ受信部と前記シリアルデータ
送信部との間にそれぞれ弁在し常時は高インピーダンス
漏断状■であって前記複数の雛安定マルチバイブレータ
の対応するものの反転時にそれぞれ導通状態となる複数
のゲートとを有するデータ伝送制御回路とを備えている
ので、データの伝送速度を高めることができるとともに
信頼性を高めることができ、しかもデータ伝送路の分岐
を少くすることができるとＡう効果がある。
の制御ターミナルと、この複数の制御ターミナルの出力
端にそれぞれ接続した複数の出力用シリアルデータ伝送
路と、前記複数の制御ターミナルの入力端にそｎぞれ接
続し九複数の入力用シリアルデータ伝送路と、前記複数
の出力用シリアルデータ伝送路に自己の入力端をそれぞ
れ接続した複数のシリアルデータ受＠部と、この複数の
シリアルデータ受信部の出力端を自己の入力に共通接続
するとともＶＣ＠記複数の入力用シリアルデータ伝送路
を自己の出力端に共通接続しｔシリアルデータ送＠部と
、前記複数のシリアルデータ受＠部の出力をそれぞれ起
動入力として１デ一タ伝送時間より少し長い時間だけ出
力を反転する複数の単安定マνチバイブレータと、ｌｉ
前記複数のシリアリデータ受信部と前記シリアルデータ
送信部との間にそれぞれ弁在し常時は高インピーダンス
漏断状■であって前記複数の雛安定マルチバイブレータ
の対応するものの反転時にそれぞれ導通状態となる複数
のゲートとを有するデータ伝送制御回路とを備えている
ので、データの伝送速度を高めることができるとともに
信頼性を高めることができ、しかもデータ伝送路の分岐
を少くすることができるとＡう効果がある。
１１１！り１１ｋＨ従来のシリアルデータ伝送システム
のプロフグ図、！２１にはその要部の詳細ブロック図、
＠３図はこの発明の一笑施例のｆ／ Ｉｌｌアダータ伝
送システムのブロック図、第４ｅｉ！０囚はデータの波
形図、＠４図ＣＢ＋は甑安定マルチバイブレータの出力
波形図である。 ＰＣ□〜ＰＣｎ・・・制御ターミナ７＆、ＤＣ・・・デ
ータ伝送制御回路、ｋ□〜Ｒｎ・・・シリアリデータ受
信部、Ｔ・・・Ｖ１７ア〃データ送信部、Ｇ工〜Ｇｎ・
・・３Ｘ？−１７７’−ト、ＭＭ、〜ＭＭｎ−１１１安
定マルチバイブレータＬ−−−静−呻轡畳−−−轡−−
畳一慟―畳−−−−（Ｂ） １ 、
１Ｃ 第３図
のプロフグ図、！２１にはその要部の詳細ブロック図、
＠３図はこの発明の一笑施例のｆ／ Ｉｌｌアダータ伝
送システムのブロック図、第４ｅｉ！０囚はデータの波
形図、＠４図ＣＢ＋は甑安定マルチバイブレータの出力
波形図である。 ＰＣ□〜ＰＣｎ・・・制御ターミナ７＆、ＤＣ・・・デ
ータ伝送制御回路、ｋ□〜Ｒｎ・・・シリアリデータ受
信部、Ｔ・・・Ｖ１７ア〃データ送信部、Ｇ工〜Ｇｎ・
・・３Ｘ？−１７７’−ト、ＭＭ、〜ＭＭｎ−１１１安
定マルチバイブレータＬ−−−静−呻轡畳−−−轡−−
畳一慟―畳−−−−（Ｂ） １ 、
１Ｃ 第３図
Claims (1)
- 複数の制御ターミナルと、この複数の制御ターミナルの
出力端にそれぞれ接続した複数の出力用シリアルデータ
伝送路と、前記複数の制御ターミナルの入力端にそれぞ
れ接続し次複数の入力用Ｖリアルデータ伝送路と、前記
複数の出力用Ｖ Ｄアルデータ伝送路に自己の入力端を
それぞれ接続しｅｌｌ＆のシリアルデータ受信部と、こ
の複数のシリアルデータ受信部の出力端を自己の入力に
共通接続するとともに前記複数の入力用シリアリデータ
伝送路を自己の出力端に共通接続し九シリアルデータ送
信部と、前記複数のシリアルデー−受信部の出力をそれ
ぞれ起動入力としてｌデータ伝送時間より少し長い時間
だけ出力を反転する複数の単安定マルチパイル−タと、
前記複数のシリアルデータ受信部と前記シリアルデータ
送＠部との間にそれぞれ介在し常時は高インピーダンス
遮断状Ｉであって前記複数の雛安定マルチパイグレータ
の対応するものの反転時にそれぞれ導通伏縣となる複数
のゲートとを有するデータ伝送鋼−回路とｔｆａ見たデ
ータ伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57012164A JPS58127448A (ja) | 1982-01-25 | 1982-01-25 | デ−タ伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57012164A JPS58127448A (ja) | 1982-01-25 | 1982-01-25 | デ−タ伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58127448A true JPS58127448A (ja) | 1983-07-29 |
| JPH0155618B2 JPH0155618B2 (ja) | 1989-11-27 |
Family
ID=11797797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57012164A Granted JPS58127448A (ja) | 1982-01-25 | 1982-01-25 | デ−タ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127448A (ja) |
-
1982
- 1982-01-25 JP JP57012164A patent/JPS58127448A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0155618B2 (ja) | 1989-11-27 |
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